JPS6095962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6095962A JPS6095962A JP58202650A JP20265083A JPS6095962A JP S6095962 A JPS6095962 A JP S6095962A JP 58202650 A JP58202650 A JP 58202650A JP 20265083 A JP20265083 A JP 20265083A JP S6095962 A JPS6095962 A JP S6095962A
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- Japan
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子分離技術を改良した半導体装置の製造方
法に関する。
法に関する。
従来、半導体装鮪例えば相補型（Ｃ）ＭＯ８トランソス
タにおいては、ＰｕＯ２、ＮＭＯ８１１Ｊ） ラ：／−
／Ｘりの分離技術としてウェル領域によるＰＮ分離が知
られている。つまり、この方法は２例えばＮ型の半導体
１＆坂俤而［Ｐウェル領域を形成し、 ｅｉｌ糺基板基
板ＰｕＯ２）ランゾスタを、ウェル領域には８ＭＯ８ト
ランジスタを作る事により、ＣＭＯ８トランノスタ全形
成しＰＮ接合により電気的に分離するものでおる。
タにおいては、ＰｕＯ２、ＮＭＯ８１１Ｊ） ラ：／−
／Ｘりの分離技術としてウェル領域によるＰＮ分離が知
られている。つまり、この方法は２例えばＮ型の半導体
１＆坂俤而［Ｐウェル領域を形成し、 ｅｉｌ糺基板基
板ＰｕＯ２）ランゾスタを、ウェル領域には８ＭＯ８ト
ランジスタを作る事により、ＣＭＯ８トランノスタ全形
成しＰＮ接合により電気的に分離するものでおる。
しかしながら、こうしたＰＮ分離による方法では、Ｐｕ
Ｏ２）ランジスタと８ＭＯ８）ランジスタの距離が矩く
なるＫつれて寄生バイポーラがＯＮしやすくなり、ラッ
チアップの原因となる。とζろで、このラッテアップを
防止するためには基板ヌはウェル領域のｌｌＩ度１−論
〈すればよいか、これによシトランジスタの基板バイア
ス効果か激しくなると同時に、ウェル領域の延びを制紬
することが困難となる。従って。
Ｏ２）ランジスタと８ＭＯ８）ランジスタの距離が矩く
なるＫつれて寄生バイポーラがＯＮしやすくなり、ラッ
チアップの原因となる。とζろで、このラッテアップを
防止するためには基板ヌはウェル領域のｌｌＩ度１−論
〈すればよいか、これによシトランジスタの基板バイア
ス効果か激しくなると同時に、ウェル領域の延びを制紬
することが困難となる。従って。
ＰｕＯ２，８ＭＯ８）ランジスタのソース（又はドレイ
ン）領域となるＰ＋ ＋−とＮ◆脂との距離は５μｍ程
度が限度となる。
ン）領域となるＰ＋ ＋−とＮ◆脂との距離は５μｍ程
度が限度となる。
また、最近別の分離技術として例えば８１基板に＃＊Ｃ
トＶ７ｆ）を堀ｔｙ、ｃｖｎｓ＋ｏ、、 ｄｋｌｌＡ晶
ｙ ｒ）コン等でその＃ｌｔ−埋めて分離する。いわゆ
るトレンチ法が提案されている〜 しかじながら、この
トレンチ法によれば、ラッチアップ強度を増す事ができ
るという利点を有するものの１溝を垂直に堀る事が困難
な上に擲の幅か狭くなると、充分に絶縁物が擲に埋まら
ないとかあるいは埋めこんだ材料によりストレスがかが
クウエハに欠陥が生ずるという問題が生ずる。
トＶ７ｆ）を堀ｔｙ、ｃｖｎｓ＋ｏ、、 ｄｋｌｌＡ晶
ｙ ｒ）コン等でその＃ｌｔ−埋めて分離する。いわゆ
るトレンチ法が提案されている〜 しかじながら、この
トレンチ法によれば、ラッチアップ強度を増す事ができ
るという利点を有するものの１溝を垂直に堀る事が困難
な上に擲の幅か狭くなると、充分に絶縁物が擲に埋まら
ないとかあるいは埋めこんだ材料によりストレスがかが
クウエハに欠陥が生ずるという問題が生ずる。
本発明は上記事情に鑑みてなされたもので。
従来の如くラッテアップが生じたり、あるいはトレンチ
法の如くウェハに欠陥が生ずることなく、ＰＭＯ８、Ｎ
ＭＯ８トランジスタの分離の幅を微小化し得る半導体装
置の製造方法を提供することを目的とするものである。
法の如くウェハに欠陥が生ずることなく、ＰＭＯ８、Ｎ
ＭＯ８トランジスタの分離の幅を微小化し得る半導体装
置の製造方法を提供することを目的とするものである。
本発明は、第１導１．型の半導体基板を選択的にエツチ
ング除去して開口部を形成した後、前記基板の開口部内
壁に絶縁物を形成し、更に前記開口部から露出する基板
上に第２導電型の崖導体層を形成することによって、前
記目的を達成することを図ったものである。
ング除去して開口部を形成した後、前記基板の開口部内
壁に絶縁物を形成し、更に前記開口部から露出する基板
上に第２導電型の崖導体層を形成することによって、前
記目的を達成することを図ったものである。
以下１本発明ｖｌ−第１図〜第５図ｆｃ＃照して説明す
る。
る。
、まず、比抵抗２Ω眞のＮ型のシリコン基板ｌ上に熱処
理により例えば厚さ２０ ｏｏＡ′の８１０、膜２．更
に例えば厚さ２５００λの８１、Ｎ４ 膜３を形成した
。つづいて、このｓｔ、Ｎ、８！ｉＩ３上に、Ｎチャネ
ルトランジスタ形成予定部に対応する部分に開孔部４を
有するレヅストパターン５を形成した（第１図図示）。
理により例えば厚さ２０ ｏｏＡ′の８１０、膜２．更
に例えば厚さ２５００λの８１、Ｎ４ 膜３を形成した
。つづいて、このｓｔ、Ｎ、８！ｉＩ３上に、Ｎチャネ
ルトランジスタ形成予定部に対応する部分に開孔部４を
有するレヅストパターン５を形成した（第１図図示）。
次いで、このレジストパターン６ケマスクとして前記８
１．Ｎ、＠３．８１０．膜２を選択的にエツチング除去
した後、レジス）ノｆターン５の開孔部４から露出する
基＆ｉｋＦ”Ｊｊ定の深さエツチング除去した。更に、
レソストノやターン５を除去し、このエツチングにより
露出する基数１表面に熱酸化１１！６を形成した後、全
面ｒｃ例えば厚さ３０００ ＡＬＤｃｖｐ−ｓ ｔｏ、
ｓ ７ 全形成り、り（第２”図図示）。
１．Ｎ、＠３．８１０．膜２を選択的にエツチング除去
した後、レジス）ノｆターン５の開孔部４から露出する
基＆ｉｋＦ”Ｊｊ定の深さエツチング除去した。更に、
レソストノやターン５を除去し、このエツチングにより
露出する基数１表面に熱酸化１１！６を形成した後、全
面ｒｃ例えば厚さ３０００ ＡＬＤｃｖｐ−ｓ ｔｏ、
ｓ ７ 全形成り、り（第２”図図示）。
次１ｃ、 前１ｅＣＶＬｌ−８ｔｏ、 ｍ ７ ｔ？Ｉ
Ｊ、ｔハＲ１ｇ（Ｒｅａｃ目ｖｅ Ｊｏｎ Ｆｉｌｃｈ
ｉｎｇ ）によシ異方性エツテンダ除去し、Ｐチャネル
トランジスタ形成予定部の側壁のみにＣＶＤ−８［）、
ａｋ７ ’ を残存させた。なお、この際前記熱酸化
ａ６も側壁部全除いて同時に除去された（第３図図示）
。
Ｊ、ｔハＲ１ｇ（Ｒｅａｃ目ｖｅ Ｊｏｎ Ｆｉｌｃｈ
ｉｎｇ ）によシ異方性エツテンダ除去し、Ｐチャネル
トランジスタ形成予定部の側壁のみにＣＶＤ−８［）、
ａｋ７ ’ を残存させた。なお、この際前記熱酸化
ａ６も側壁部全除いて同時に除去された（第３図図示）
。
つづいて、捲出する基ｖｉｌ上に８−の蒸看により ３
Ｘ １０”ｏＩｌ、−” ８ａニｚｏ ｙｖｒ含／ｖ
’ｒ：Ｐ” ｉｌｌのシリコン単結晶層８を成長させ°
、更にこの単結晶層８上に３ ｘ １ｏｌｌ眞−１程度
にメロンを含んだＰ−型のシリコン単結晶層９を選択成
長させた（第４図図示）。次いで、前記残存ＣＶＤ−５
ｔｏ、 ａｌｌ！ｙ’ ノ突起部及びＳ ＩＯ，ｌｌ１
ｕｔＮＨ，Ｆで除去して全体を平坦化した後、前記基板
Ｊ及びシリコン単結晶９上の所定の部分圧素子分離用の
フィールド酸化勝１ｏを形成した。史に。
Ｘ １０”ｏＩｌ、−” ８ａニｚｏ ｙｖｒ含／ｖ
’ｒ：Ｐ” ｉｌｌのシリコン単結晶層８を成長させ°
、更にこの単結晶層８上に３ ｘ １ｏｌｌ眞−１程度
にメロンを含んだＰ−型のシリコン単結晶層９を選択成
長させた（第４図図示）。次いで、前記残存ＣＶＤ−５
ｔｏ、 ａｌｌ！ｙ’ ノ突起部及びＳ ＩＯ，ｌｌ１
ｕｔＮＨ，Ｆで除去して全体を平坦化した後、前記基板
Ｊ及びシリコン単結晶９上の所定の部分圧素子分離用の
フィールド酸化勝１ｏを形成した。史に。
基ｖｉｌ及びシリコン単結晶９上にダート絶縁膜１１を
介してｆ−）電極１２．１３を夫々形成した後、これら
ｒ−トｗＩＬ極１２，１３を夫々マスクとして別々に不
純物をイオン注入することによって、基板１表曲にＰ４
型のソース、ドレイン頗域１４．１５を、シリコン単結
晶９表面ｌＣ型のソース、ドレイン鎖板１６．１７ｆ夫
々形成した。以下、全面に層間絶ｋｌｌｋ１８を形成後
、前記ドレイン鎖酸１５．１７の一部に夫々対応するダ
ート絶縁膜” ａ Ｉｔｉ間絶に膜Ｊ８を選択的開口し
てコンタクトホール１９゜ｘｓｋ形成し、このコンタク
トホール１９１９に前らピドレイン餉域１５．１７に夫
々接続するｋｌ配線；１０．２０を形成ｔ、−’［Ｃ１
１４０８）ランジスタを製造した（第５図図示〕。
介してｆ−）電極１２．１３を夫々形成した後、これら
ｒ−トｗＩＬ極１２，１３を夫々マスクとして別々に不
純物をイオン注入することによって、基板１表曲にＰ４
型のソース、ドレイン頗域１４．１５を、シリコン単結
晶９表面ｌＣ型のソース、ドレイン鎖板１６．１７ｆ夫
々形成した。以下、全面に層間絶ｋｌｌｋ１８を形成後
、前記ドレイン鎖酸１５．１７の一部に夫々対応するダ
ート絶縁膜” ａ Ｉｔｉ間絶に膜Ｊ８を選択的開口し
てコンタクトホール１９゜ｘｓｋ形成し、このコンタク
トホール１９１９に前らピドレイン餉域１５．１７に夫
々接続するｋｌ配線；１０．２０を形成ｔ、−’［Ｃ１
１４０８）ランジスタを製造した（第５図図示〕。
しかして１本発明によれば、適宜エツチング除去した基
ｆｆＨの開口部４の内壁に残存ＣＶＤ５１０．８１Ｉｙ
／を形成した後１間口部４から露出する基数１上ＫＰ型
、Ｐ−型のシリコン単結晶１ｆ！４８．９を形成し、後
工程で前記基ｖｉｌ及びシリコン単結晶層９にＰチャネ
ルトランジスタＴｐ、ＮチャネルトランジスタＴＮを大
々形成するため、Ｔｐ、ＴＩ間の分離が柊島にでき、ラ
ッチアップ強度を損なうこともない。また。
ｆｆＨの開口部４の内壁に残存ＣＶＤ５１０．８１Ｉｙ
／を形成した後１間口部４から露出する基数１上ＫＰ型
、Ｐ−型のシリコン単結晶１ｆ！４８．９を形成し、後
工程で前記基ｖｉｌ及びシリコン単結晶層９にＰチャネ
ルトランジスタＴｐ、ＮチャネルトランジスタＴＮを大
々形成するため、Ｔｐ、ＴＩ間の分離が柊島にでき、ラ
ッチアップ強度を損なうこともない。また。
ＴＩ）、ＴＩ間の分離は原理的にはｌ’ＬｌよＣＶＤＳ
ｔＯ，膜７の厚さで決まり、この値は約０．２μｍ程度
まで可能である。勿論、トレンチ法の如くストレスによ
りワエハに欠陥が生ずることもなく、またシリコン単結
晶層８，９の不純物濃ｉｔ自由に選べるため基板バイア
ス効果の少ないトランジスタの形成も可能となる。
ｔＯ，膜７の厚さで決まり、この値は約０．２μｍ程度
まで可能である。勿論、トレンチ法の如くストレスによ
りワエハに欠陥が生ずることもなく、またシリコン単結
晶層８，９の不純物濃ｉｔ自由に選べるため基板バイア
ス効果の少ないトランジスタの形成も可能となる。
なお、上記実ｍ例では、絶縁物を作るのにＣＶＤ８ｉ０
．Ｉ！Ｉｔ−用いたか、仁れに限らず。
．Ｉ！Ｉｔ−用いたか、仁れに限らず。
例えば選択酸化膜を用いてもよい。
また、上記実施例では、Ｐ型及びＰ−型シリコン単結晶
層をＳｉの蒸着により基板上に形成する場合について述
べたが、これに限らない１例えば、基数温度を適宜上げ
、８１Ｈ。
層をＳｉの蒸着により基板上に形成する場合について述
べたが、これに限らない１例えば、基数温度を適宜上げ
、８１Ｈ。
、８ＩＣ１等を用いたガスプラズマ分解或いはＣＶＤに
よって形成してもよい。
よって形成してもよい。
更に、上記実施例では、Ｎ型の８直基板上ＫＰ型のｖ
リコン単結晶層を形成する場合について述べたが、これ
に限らず、Ｐ型の８１基板上にＮ型のシリコン単結晶層
を形成する＃に合についても同様に適用できる。
リコン単結晶層を形成する場合について述べたが、これ
に限らず、Ｐ型の８１基板上にＮ型のシリコン単結晶層
を形成する＃に合についても同様に適用できる。
以上詳述した如く本発明によれは、ラツテアッグ、ウェ
ハへの欠陥を阻止し、ＰＭＯ８゜ＮＭＯ８トランジスタ
の分離の幅を微小化して素子１に商集積化し得る半導体
装置の製造方法を提供できるものである。
ハへの欠陥を阻止し、ＰＭＯ８゜ＮＭＯ８トランジスタ
の分離の幅を微小化して素子１に商集積化し得る半導体
装置の製造方法を提供できるものである。
１・・・Ｎ型のシリコン基数、２・・・Ｂ ｔ ｏ、
６゜３・・・８１ Ｎ、 、４・・・開孔部、５・・・
レジストノ９り畢 一：ｙ、６−−−熱酸化１ｉＬ、７ ・ＣＶ Ｄ−８１
０，膜。 ｙ ／ ・、、残存ＣＶＤ−８１０，膜、８．９・ｉ／
リコン単結晶層、１０・・・フィールド酸化膜。 １．１・・・ダート絶縁膜、１２．１３・・・ｙ−計電
極。 １４．１６・・・ソース領域、１５．１１・・・ドレイ
ン餉域、１８・・・層間１１！Ｉ縁膜、１９・・・コン
タクトホール。 出願人代理人 弁理士 鈴 江武 彦
６゜３・・・８１ Ｎ、 、４・・・開孔部、５・・・
レジストノ９り畢 一：ｙ、６−−−熱酸化１ｉＬ、７ ・ＣＶ Ｄ−８１
０，膜。 ｙ ／ ・、、残存ＣＶＤ−８１０，膜、８．９・ｉ／
リコン単結晶層、１０・・・フィールド酸化膜。 １．１・・・ダート絶縁膜、１２．１３・・・ｙ−計電
極。 １４．１６・・・ソース領域、１５．１１・・・ドレイ
ン餉域、１８・・・層間１１！Ｉ縁膜、１９・・・コン
タクトホール。 出願人代理人 弁理士 鈴 江武 彦
Claims (1)
- 第１導亀型の半導体基板を選択的にエツチング除去し開
口部を形成する工程と、舶記基板の開口部内壁に絶縁物
を形成する工程と、前記開口部から露出する基板上に第
２導電型の半導体層を形成する工程とを具備することを
特徴とする半導体装飾の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202650A JPS6095962A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202650A JPS6095962A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095962A true JPS6095962A (ja) | 1985-05-29 |
Family
ID=16460856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202650A Pending JPS6095962A (ja) | 1983-10-31 | 1983-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288359A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 相補型半導体装置の製造方法 |
| CN103094217A (zh) * | 2011-10-31 | 2013-05-08 | 中国科学院微电子研究所 | 晶体管、晶体管制作方法及包括该晶体管的半导体器件 |
-
1983
- 1983-10-31 JP JP58202650A patent/JPS6095962A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288359A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 相補型半導体装置の製造方法 |
| CN103094217A (zh) * | 2011-10-31 | 2013-05-08 | 中国科学院微电子研究所 | 晶体管、晶体管制作方法及包括该晶体管的半导体器件 |
| US20130153913A1 (en) * | 2011-10-31 | 2013-06-20 | Qingqing Liang | Transistor, Method for Fabricating the Transistor, and Semiconductor Device Comprising the Transistor |
| US8895403B2 (en) | 2011-10-31 | 2014-11-25 | Institute of Microelectronics, Chinese Academy of Sciences | Transistor, method for fabricating the transistor, and semiconductor device comprising the transistor |
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