JPH02138757A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体装置の製造方法に関する。

さらに詳しくは、半導体基板上に形成したサブミクロン
寸法の開口径の狭い溝とサブミクロン寸法より広い開口
径の広い溝を絶縁物で埋め込んで素子分離部を形成する
ことに用いられ、ことにダイナミックＲＡ　Ｍ　（Ｄ　
ＲＡ　Ｍ　）に適合する高密度素子の分離に好適な製造
方法に関する乙のである。

（ロ）従来の技術および発明が解決しようとする課題 一般に、高密度素子を製造するプロセスで、半導体基板
には素子分離のためにサブミクロン寸法の開口径にの狭
い溝とサブミクロン寸法より広い開口径Ｊの広い溝が設
けられる。そして、これらの溝は、それぞれ素子の集積
度を上げるための索子分離部およびチップ間の分離のた
めの、いわゆる、スクライブ・ライン（ｓｃｒｉｂｅ　
１ｉｎｅ）に利用されろけれども、ＣＶ　Ｄ　　Ｓ　ｉ
　Ｏを膜で埋め込む必要がある。

その埋め込みにあたって、従来では第５図に示すＢ　Ｏ
Ｘ　（Ｂｕｒｉｅｄ　０ｘｉｄｅ）法を用いていた。

まず、第５図（ａ）（ｂ）および（ｃ）に示すように、
開口径にカ月μｍの挟い溝２と開口径Ｊが３〜数１０μ
ｍの広い溝３とを何するＳｉ基板！上に、全面に、ＣＶ
Ｄ法を用いてこれらの溝２．３が５ｉｆｔ膜４で埋め込
まれるように積層する。

次に、広い溝３上に積層された５ｉＯｙ膜４上に、第１
のレジスト層５を形成し、続いて、第１のレジスト層５
を含むＳｉＯ２膜４上の全面に、第２のレジスト層６を
形成する［第５図（ｄ）参照］。

しかる後、第１、第２のレジスト層５．６および５ｉＯ
１膜４を異方性ドライエツチングを用いてＳ１基板！の
最上面１ａが露出されるまでエッチバックして表面を平
坦化する［第５図（ｅ）参照］。

このようにして狭い溝２および広い溝３がそれぞれ５ｉ
Ｏｙ膜４で埋め込まれる。

次に、ＨＦ液によるウェットエツチングが第５図（ｅ）
に示すＳｉ基板１に施される。この際、狭い溝２のＳｉ
Ｏ２膜４には、第５図（ａ）　（ｂ）および（Ｃ）に順
次示したように、狭い溝２の５ｉｎｓ膜４の成長過程で
発生するウェットエツチングに弱い接合面２ａ、２ｂ、
２ｃ、２ｄのうち中央部の接合面２ｄに沿って局所的に
くぼんだくぼみ部分７、いわゆる巣が形成される［第５
図参照コ。

このため、表面の平坦性が損なわれ、以後の素子形成の
工程で、上記くぼみ部分７に導電性材料が付着して、エ
ツチングや洗浄を施しても狭い溝２の表面から導電性材
料を除去することが錐しい。

結果として、素子間リークや素子のゲート間のショトの
原因になるおそれがある。

この発明はかかる状況下なされたものであり、ことにＢ
ＯＸ法を利用した半導体装置の製造における問題点を解
消すべくなされたものである。

（ハ）課題を解決するための手段及びその作用かくして
、この発明によれば、サブミクロン寸法の開口径の狭い
溝とサブミクロン寸法よりも広い開口径の広い溝とを存
する半導体基板上に、（ａ）全面に、等方的デポジショ
ン法を用いて上記狭い溝および広い溝が第１絶縁膜で実
質的に埋め込まれるように積層し、（ｂ）等友釣ドライ
エツチング法で第１絶縁膜を除去し、（ｃ）再び、全面
に、等友釣デボジノヨン法を用いて上記狭い溝および広
い溝が第２絶縁膜で実質的に埋め込まれるように積層し
、（ｄ）広い溝上に積層された第２絶縁膜上に、第１の
レジスト層を形成し、（ｅ）第１のレジスト層を含む上
記第２絶縁膜上の全面に、第２のレジスト層を形成し、
（ｆ）異方的ドライエツチング法を用いて第１、第２の
レジスト層および第２絶縁膜を半導体基板の表面が平坦
化されるまで除去することよりなる半導体装置の製造方
法が提供される。

この発明の製造方法は、素子９８部の形成を、ＢＯＸ法
を利用して行う方法である。そして、半導体基板上のサ
ブミクロン寸法の狭い溝の埋め込みのために、等方的デ
ポジション、等方的ドライエツチング、等方的デポジシ
ョン、および平坦化エッチバックを順次に組み合わせた
ことを最大の特徴とする。

この発明では、絶縁膜の積層や除去、さらには平坦化す
るための方法としてそれ自体公知の手段か利用される。

しかし、本発明者らは、鋭意研究の結果、従来法と異な
り、等友釣デポジションによって決い苛および広い溝を
含めて半導体基板上に積層された絶縁膜を等方的ドライ
エツチング法で除去し、そして再び、等友釣デポジショ
ンで積層した後、平坦化エッチバックをおこなうように
することによって狭い溝内の絶縁膜が中央部にウェット
エツチングに弱い接合面をもちながらＨＦクリーン工程
（ＨＦ処理）によるウェットエツチングに付される従来
の問題点が解決されることを見出した。

すなわち、この発明では、従来に比べると、新たに加わ
った等方的ドライエツチングの工程に引き続き、狭い溝
および広い溝を完全に埋め込むための等方的デポジショ
ンの工程を再度必要とするけれども、これら等方的ドラ
イエツチングおよびこれに続く等友釣デポジションの２
つの工程を加えることによって上述しｒコ従来の問題点
が解消される。従って、この発明により、素子間リーク
や素子のゲート間のショートの発生が起こらない素子の
製造を有利に提供できる。

この発明における半導体基板としては、Ｓｉ基板が好ま
しいしのとして上げられる。

この発明における第１、第２絶縁膜としては、５ｉｄｅ
膜が好ましいものとして挙げられる。

この発明の製造工程に用いられる半導体基板は、ｌｐｍ
程度のサブミクロン寸法（１μｍ以下の寸法をいう）の
開口径Ｋを有する狭い溝と、３〜数ｌＯμｍ程度のサブ
ミクロン寸法より大きな開口径Ｊを有する広い溝を備え
ている。

これらの溝は、公知のフォトリソグラフィ技術とＲ１Ｅ
法で設けることができる。すなイつち、これらの溝は、
半導体基板上に、全面に、フォトレジスト膜を積層した
後、マスクを用いて異方的反応性イオンエツチング（Ｒ
ｅａｃｔｉｖｅ　ｔｏｎ　Ｅｔｃｈｉｎ　：　ＲＩＥ）
により狭い素子分離領域（Ｎ、）および広い素子分離領
域（Ｌ）に形成できる（第３図参照）。

この際、狭い溝および広い溝の深さをｄとする。

そして、まず工程（ａ）において、等友釣デポジション
法を用いて半導体基板上に、全面に、第１絶碌膜が積層
される。ここで、狭い溝および広い溝（以下、両溝とい
う）か実質的に埋め込まれるとは、例えば、第１図（ｃ
）に示すように、両１Ｒ１４，１５が５ｉＯ１膜！６に
よって底部まで完全に埋設されるとともに、Ｓｉ基板ｌ
！の最上面ｌ！３に膜厚Ｐを有して５ｉＯｙ膜Ｉ６が積
層されることを意味する。

この積層方法としては、例えば、ＣＶＤ法による等友釣
デボノションを用いた。この際、第１図（ｃ）において
、狭い溝１４が位置する素子分離領域、（Ｎ）では、Ｓ
ｉＯ２膜１６がウェットエツチングに対して弱い接合面
＋４ａ、１４ｂを、狭い溝１４のコーナ一部と中央部に
それぞれ有する。

次に、第１絶碌膜で埋設された両溝を存する半導体基板
は、工程（ｂ）による等方的ドライエツチングに付され
る。ここで、等方的ドライエツチングは、例えば、ＲＹ
Ｅを用いた酸素含有ガス雰囲気下で行われ、酸素含有ガ
スとしては、純Ｏ，ガス２０％とＣＦ、ガス８０％との
混合ガス等が挙げられる。ここで、エツチング条件の一
例として、ガス圧０．４Ｔｏｒｒ、印加パワー４ＱＯＷ
という条件が挙げられる。

かかる等方的ドライエツチングにより、第１絶縁膜が両
溝に一部が残存するように除去される。

この際、特に狭い溝では、第１絶律膜が、例えば、第１
図（ｄ）に示すような断面形状で残存する。すなわち、
第１図（ｃ）において、狭い素子分離領域では、Ｓｉｎ
、＠１６は、除去部分の一部が５ｉＯ７膜１６のへこみ
部１６ａにおける点０を中心として描かれる扇形（半径
ｒ、中心θ）をなした形で除去される。その結果、狭い
溝１４内に残された５ｉｄｅ膜部３０は表面が円弧Ｑに
よって形成されたｃｏｎｃａｖｅ状をなす。ここで、表
面の除去深さはＤである。

ここで等方的ドライエツチングを用いずに、異方的ドラ
イエツチングを用いて第４図（ａ）に示す第１絶縁膜４
６を除去すると、第４図（ｂ）に示すように、特に狭い
溝４４では表面にへこみ部４７ａを何して第１絶縁部４
７が残存されることになるから、続いて、第４図（ｃ）
に示すように、全面に第２絶縁膜４８を積層した際には
、素子分離領域（Ｎ）では、絶縁膜がその最上面４８ａ
まで接合面４９を有することになり、明らかに不都合か
生じる。

工程（ｃ）において、再び、等友釣デポジション法を用
いて半導体基板上に、全面に、第２絶縁膜が積層される
。ここで、両溝が実質的に埋め込まれるとは、例えば、
第１図（ｅ）に示すように、両溝１４，１５が、ＳｉＯ
２膜１７の積層によって、先の等友釣ドライエッチング
工程で空間となった除去部分が補われて、再び完全に埋
設され、かつ膜厚ｇを有してＳｉ基板上に積層されるこ
とを意味する。

この際５ｊＯｚ膜夏７が、ウェットエツチングに弱い接
合面をもたない状態で両溝１４．１５上を完全に埋め込
むように積層される。

工程（「）において、半導体基板上方の表面は、第１．
第２レジスト層によって平坦化される。これは、次工程
の平坦化エッチバックのための準備である。

工ｆｕ（ｇ）において、半導体基板の表面か平坦化され
る。この平坦化エッチバックは、例えば、異方的ＲＩＥ
によっておこなわれる。この際、エッチバックは第１．
第２のレジスト層および第２絶縁膜に対して等しいエツ
チング速度を有する条件のもとて施される。

（ニ）実施例 以下、図に示す実施例にもとづいてこの発明を詳述する
。なお、これによってこの発明は限定を受けるものでは
ない。

第１図（ａ）において、まず、Ｓｉ基板ｌｌ上に、全面
に、熱酸化あるいはＣＶＤ法により５ｉｆｔ膜とレジス
ト膜とを順次積層し、その後マスクを用いてＲＩＥによ
り挟い素子分離領域Ｎおよび広い素子分離領域りのレジ
スト膜および５ｉＯ１２膜を除去し、素子形成領域Ｓ、
Ｔにそれぞれ上面にレジスト膜１２を有するＳｉＯ２膜
１３を残す。

そして、残存するレジスト膜１２を除去した後、続いて
、残存するＳｉｎ、膜１３をマスクにしてＳｉ基板上に
ＲＩＥを施して狭い素子分離領域Ｎに開口径Ｋが１μｍ
の挟い溝Ｉ４を、広い素子分離領域りに開口径Ｊが３〜
数１０μｍの広い溝１５を形成する［第１図（ｂ）参照
］。この際、各面１４．１５の深さｄは１μｍ程度であ
る。そして、残存するＳｉｎ、膜１３を除去した後、次
に、ＣＶＤ法を用いてＳｉ基板１１上の全面に第１のＳ
ｉＯ２膜１６を積層する［第１図（ｃ）参照］。この際
、ＣＶＤ法による５ｉＯｒの積層は、狭いＮ１４がＳｉ
ｎ、によって完全に埋め込まれるまでおこなわれる。ま
た、Ｓｉ基板１！の最上面ｆｌａから５ｉｆｔ膜１６の
表面までの高さ（Ｓｉｏ２膜の膜厚）Ｐは１μｍ程度で
ある。

この際、９ｉ０を膜１６には狭い溝１４の中央部上方に
おける最上面にくぼみ１６ａか形成される。またＳｉｎ
、膜１６は狭い溝底部のコーナー部分に５ｉｎｓの成長
過程において形成される接合面１４ａを有するとともに
、狭い溝１４の中央部分にも上面のくぼみ１６ａから狭
い苛１４の深さ方向（図示Ｒで示す矢印方向）に至る接
合面１４ｂを有する。

その後、ＳｉＯ２膜１６を等方性ドライエツチングによ
って、Ｓｉ基板ｌｌ上のＳ　ｉ　Ｏを膜１６の膜厚が５
００−１０００人程にζ４までエッチバックをおこなう
［第１図（ｄ）参照］。

この際、等方性ドライエツチングとしてＲＩＥ法により
５ｉＯｙ膜１６を１μｍ程度除去する。

本実施例では、ドライエツチング装置を用いてガス圧Ｑ
、４Ｔｏｒｒ、印加パワー４００Ｗのエツチング条件で
８０％ＣＦ、ガス７２０％Ｏによる等友釣ドライエツチ
ングをおこなって約１μｍ程５ｉ０２膜を除去した。こ
の条件では、１分間に７５０人のエツチング速度で１ｔ
１ｍ厚さの５ｉｆｔ膜の等方性なドライエツチングが進
行する。従って、この実施例では、狭い溝１４に残存さ
れる５ｉｎｓ膜３０の表面をＣｏｎｃａｖｅ状にするエ
ツチングが可能になる。そして、狭い溝内におけるエツ
チング里としては、Ｓｉ基板１１の最上面１１ａからＳ
ｉＯ，膜３０表面の中央に至る除去長さＤが１０００〜
３０００、除去度に制御する。一方、広い溝１５では、
内側にＣｏｎｃａｖｅ状にＣｕｒｖｅしたＳｉｎｇ膜３
１が側壁および底壁からなる段差面に沿って残存される
。

その結果、ＳｉＯ２膜３０の接合面＋４ｂｈ（Ｓｉ基板
１１の最上面１１ａより長さＤだけ除去されることにな
る。

続いて、Ｓｉ基板ｌｌ上の全面に、第２の５ｉＯ７膜１
７をＣＶＤ法を用いて積層する［第１図（ｅ）参照］。

この際、その膜厚ｇは狭い溝１４および広い溝１５の深
さｄと同程度で、約１μｍである。そして、狭い溝１４
の中央部上方におけるＳｉＯ２膜１７の最上面４Ｉには
小さなくぼみ１７ａが形成される。

次に、Ｓｉｎ、膜１７上における広い素子分離領域り上
に、第１のレジスト膜１８を積層し、さらに第１のレジ
スト膜１８を含むＳｔｏｗ膜１７上の全面に第２のレジ
スト［１９を積層して表面の平坦化をおこなう［第１図
（ｆ）参照］。

続いて、第１．第２のレジスト膜１８．１９およびＳｉ
Ｏ２膜１７を、これらの膜＋８．１９゜１７に対して等
しいエツチング速度を有する条件のもとでＲＩＥによっ
て、素子形成領域ＳおよびＴのシリコン基１ｆｌｌ上に
、５ｉＯｔ膜１７の膜厚か５００−１０００人程にζ４
までエッチバックをおこない、最後は、ＨＦによるウェ
ットエツチングにより最上面１１ａが露出するまでエツ
チングをおこなう［第１図（ｇ）参照］。

この際、狭い溝１４は、下部に位置する接合面１４ｂを
有するＳｉＯ２膜３０と、上部に位置する接合面をもた
ないＳｔ○、膜３３とで埋設されている。一方、広い溝
１５は、段差面をおおう５ｉ０ｚ膜３１と、５ｉｆｔ膜
３１をおおう５ｉｆｔ膜３４とで埋設されている。

その後、素子形成領域Ｓ、ＴにＭＯＳ　ＦＥＴを形成す
る［第１図（ｈ）参照］。

この際、まず、ＨＦ液によるウェットエツチングをＳｉ
基板１１に施してＨＦ処理をおこなう。

そして、ＨＦ処理を通した後には、狭い溝１４のＳｉｎ
、膜は、上部のＳｉＯ２膜３３は接合面をもたないこと
から、その膜３３には従来のようなＨＦ液によるくぼん
だ部分が形成されるおそれはない。このＨＦ処理の後、
Ｓｉ基板１１上に、ゲート酸化膜およびポリノリコン膜
を順次積層した後、フォトリソグラフィによってゲート
酸化膜１８を形成し、さらに、素子形成領域Ｓ、ＴのＳ
ｉ基板ｌｌ上に、ｎ型不純物のイオン注入をおこないソ
ース・ドレイン領域１９を形成し、続いて、Ｓｉ基板１
１の全面に、５ｉＯｚの絶縁膜２０を形成した後、ソー
ス・ドレイン領域！９に到達するコンタクトホール４０
を開口して、該コンタクトホール４０を介してメタル配
線２１をおこない、ＭＯＳＦＥＴを作成する［第１図（
ｈ）参照］。

（ホ）発明の効果 以上のようにこの発明によれば、半導体基板上のサブミ
クロン寸法の狭い溝の埋め込みのために、等友釣デポジ
ション、等友釣ドライエツチング、等友釣デポジション
、および平坦化エッチバックを順次に組み合わせてなり
、等友釣デポジションによって決い溝および広い溝を含
めて半導体基板上に積層された絶縁膜を等友釣ドライエ
ツチング法で除去し、そして再び、等友釣デポジション
で積層した後、平坦化エッチバックをおこなうようにす
ることによって狭い溝内の絶縁膜が中央部にウェットエ
ンチングに弱い接合面を狭い溝の下部から上部の開口ま
でにわたり有しなからＨＦ処理によるウェットエツチン
グに付される従来の問題点が解決される。従って、この
発明により、素子間リークや素子のゲート間のショート
の発生が起こらない素子の製造を有ｆ１１に提供できる
効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）はそれぞれこの発明の一実施例を
説明するための製造工程説明図、 第２図は上記実施例を用いて形成された半導体装置の概
略平面図であり、第１図（ｈ）はそのｈ−ｈ断面図であ
る。 第３図は上記実施例における狭い溝と広い溝の位置関係
を示す構成説明図、 第４図（ａ）〜（ｃ）は上記実施例の比較例を説明する
ための製造工程説明図、 第５図（ａ）〜（ｆ）はそれぞれ従来例を説明するため
の製造工程説明図である。 ｌ・・・・・・Ｓｉ基板、　　１４・・・・・・狭０溝
、５・・・・・・広い溝、 ６・・・・・・第１のＳｉＯ２膜（第１絶縁膜）７・・
・・・・第２の５ｉＯ＝膜（第２絶縁膜）８・・・・・
・第ｔのレジスト膜、 ８・・・・・・第２のレジスト膜、 ３０．３１，３３．３４・・・・・・ＳｉＯｘ膜。 （ａ） ■ し くｆ） （ｆ） 第 図 ３１′ （ａ） −に一一 ａ 第 図

Claims (1)

1. 【特許請求の範囲】 １、サブミクロン寸法の開口径の狭い溝とサブミクロン
   寸法よりも広い開口径の広い溝とを有する半導体基板上
   に、 （ａ）全面に、等方的デポジション法を用いて上記狭い
   溝および広い溝が第１絶縁膜で実質的に埋め込まれるよ
   うに積層し、 （ｂ）等方的ドライエッチング法で第１絶縁膜を除去し
   、 （ｃ）再び、全面に、等方的デポジション法を用いて上
   記狭い溝および広い溝が第２絶縁膜で実質的に埋め込ま
   れるように積層し、 （ｄ）広い溝上に積層された第２絶縁膜上に、第１のレ
   ジスト層を形成し、 （ｅ）第１のレジスト層を含む上記第２絶縁膜上の全面
   に、第２のレジスト層を形成し、 （ｆ）異方的ドライエッチング法を用いて第１、第２の
   レジスト層および第２絶縁膜を半導体基板の表面が平坦
   化されるまで除去することよりなる半導体装置の製造方
   法。 ２、半導体基板がＳｉ基板である請求項１記載の半導体
   装置の製造方法。 ３、第１絶縁膜、第２絶縁膜がＳｉＯ＿２膜である請求
   項１記載の半導体装置の製造方法。 ４、等方的デポジション法がＣＶＤ法である請求項１記
   載の半導体装置の製造方法。 ５、等方的ドライエッチングが反応性イオンエッチング
   （Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ
   ）によっておこなわれる請求項１記載の半導体装置の製
   造方法。 ６、等方的ドライエッチングが、酸素含有ガス雰囲気下
   でおこなわれる請求項１記載の半導体装置の製造方法。 ７、酸素含有ガスが純Ｏ＿２ガス２０％とＣＦ＿４ガス
   ８０％との混合ガスからなる請求項６記載の半導体装置
   の製造方法。