JPH09191047A - 半導体素子の素子分離膜及びその形成方法 - Google Patents

半導体素子の素子分離膜及びその形成方法

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JPH09191047A JP8185946A JP18594696A JPH09191047A JP H09191047 A JPH09191047 A JP H09191047A JP 8185946 A JP8185946 A JP 8185946A JP 18594696 A JP18594696 A JP 18594696A JP H09191047 A JPH09191047 A JP H09191047A
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Abstract

(57)【要約】 【課題】 半導体素子の素子分離膜及びその形成方法を
提供する。 【解決手段】 第１素子分離領域に形成された第１素子
分離膜と該第１素子分離領域より広い第２素子分離領域
に形成された第２素子分離膜とを備える半導体素子の素
子分離膜において、第２素子分離膜は該第２素子分離領
域の中央部を取り囲むように形成されたトレンチ１およ
び２を埋め込み、第２素子分離領域の中央部に形成され
た酸化レーザー３０を覆う形態で形成されることによ
り、平坦な表面を有する素子分離膜３２および３３が得
られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特に広い素子分離領域における素子分
離膜及びその形成方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化により写真食刻工
程のマージンを確保するため、下部膜の平坦化技術が求
められる。下部膜を平坦化する方法には、ボロン−燐の
ドープされたシリコンガラスをリフローする方法、アル
ミニウムをフローする方法、スピンオンガラスをエッチ
バックする方法及び化学−物理的ポリシング（Chemical
Mechanical Polishing ；以下、ＣＭＰと称する）を行
う方法などがある。
【０００３】このうち、ＣＭＰ工程はリフロー工程やエ
ッチバック工程では達成できないグローバル平坦化及び
低温平坦化工程を提供することができ、次世代素子の有
力な平坦化技術として見なされている。ＣＭＰ工程にお
いて平坦化精度を向上させるためには初期のグローバル
段差を最少化してＣＭＰ工程のマージンを確保すること
が大事である。
【０００４】図１乃至図３は従来の素子分離膜の形成方
法を説明するための断面図であり、ＣＭＰを用いる素子
分離膜の形成方法を説明するために示された。半導体基
板１０の上にパッド酸化膜１２と食刻防止膜１４を順次
に積層した後、半導体基板１０の広い素子分離領域Ｃと
狭い素子分離領域Ｄの上に積層されたパッド酸化膜と食
刻防止膜を取り除くことによりパターン１５を形成す
る。次に、前記パターン１５を食刻マスクとする異方性
食刻工程を行い、広い素子分離領域Ｃには広いトレンチ
３を、狭い素子分離領域Ｄには狭いトレンチ４を形成
し、前記トレンチ３、４が形成された半導体基板の全面
に絶縁物質層１６を塗布する（図１）。
【０００５】引き続き、前記絶縁物質層をＣＭＰするこ
とにより前記広いトレンチ３及び狭いトレンチ４にそれ
ぞれ広い素子分離膜１７及び狭い素子分離膜１８を形成
する（図２）。その後、前記パターン１５（図２）を取
り除く（図３）。前述した従来の素子分離膜の形成方法
によると、第一、ＣＭＰ工程の際、ディシング（dishin
g)現象が発生して広い素子分離膜１７の表面が平坦にな
らない。第二、ウェーハの全体にかけてパターン１５の
分布密度が不均一であって絶縁物質層が均一な厚さで形
成されない。即ち、初期のグローバル段差を最少化でき
ずＣＭＰ工程のマージンが小さくなる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、表面
が平坦な半導体素子の素子分離膜を提供することにあ
る。本発明の他の目的は、前記素子分離膜の製造に最適
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の前記目的は、第
１素子分離領域に形成された第１素子分離膜と前記第１
素子分離領域より広い第２素子分離領域に形成された第
２素子分離膜とを備える半導体素子の素子分離膜におい
て、前記第２素子分離膜は、前記第２素子分離領域の中
央部を取り囲むように形成されたトレンチを埋め込み、
前記第２素子分離領域の中央部に形成された酸化レーザ
ーを覆う形態で形成されることを特徴とする半導体素子
の素子分離膜により達成される。
【０００８】この際、前記第２素子分離膜の表面は平坦
であることが望ましく、前記トレンチの側壁に形成され
たスペーサ柱をさらに含むことが望ましい。本発明の前
記他の目的は、（ａ）半導体基板上にパッド酸化膜及び
第１物質層を積層する段階と、（ｂ）前記第１物質層上
に第２物質層を形成する段階と、（ｃ）第１素子分離領
域及び前記第１素子分離領域より広い第２素子分離領域
のパッド酸化膜上の物質層をパタニングすることにより
活性領域保護パターンを形成する段階と、（ｄ）前記活
性領域保護パターンが形成されている半導体基板の全面
にスペーサ層を形成する段階と、（ｅ）前記スペーサ層
を異方性食刻することにより前記第１素子分離領域のパ
ッド酸化膜を完全に覆う埋め込み層と、前記第２素子分
離領域と隣接する前記活性領域保護パターンの側壁を覆
うスペーサを形成する段階と、（ｆ）前記第２素子分離
領域の半導体基板を酸化させることにより前記第２素子
分離領域の中央部に酸化レーザーを形成する段階と、
（ｇ）前記埋め込み層、スペーサ及び第２物質層を取り
除く段階と、（ｈ）前記第１物質層及び酸化レーザーを
食刻マスクとして半導体基板を食刻することによりトレ
ンチを形成する段階と、（ｉ）前記トレンチが形成され
ている半導体基板の全面に絶縁物質層を形成する段階
と、（ｊ）前記絶縁物質層をポリシングすることにより
前記第１素子分離領域には第１素子分離膜を形成し、前
記第２素子分離領域には第２素子分離膜を形成する段階
とを含むことを特徴とする半導体素子の素子分離膜の形
成方法により達成される。
【０００９】この際、前記第２物質層及びスペーサ層は
酸化防止用物質で形成されることが望ましく、前記第２
物質層とスペーサ層はシリコンナイトライド（silicon
nitride)で形成され、前記第１物質層はオキシシリコン
ナイトライド、ボロンナイトライド、アルミニウム及び
タングステンよりなる一群から選ばれたいずれか一つで
形成されることが望ましい。
【００１０】かつ、前記段階（ａ）の後、前記第１物質
層上に第３物質層を形成する段階をさらに含め、前記段
階（ｃ）の後、前記活性領域保護パターンが形成されて
いる半導体基板の全面に第４物質層を形成する段階をさ
らに含め、前記段階（ｇ）の後、第４物質層を取り除く
段階をさらに含むことが望ましい。この際、前記段階
（ｊ）の前記ポリシングは前記第１物質層の表面が露出
されるまで行われることが望ましい。
【００１１】前記第１物質層、第２物質層及びスペーサ
層はシリコンナイトライドで形成され、前記第３及び第
４物質層は酸化物で形成されることが望ましい。本発明
による前記他の目的は、かつ、（ａ）半導体基板上にパ
ッド酸化膜、第１〜第５物質層を順次に積層する段階
と、（ｂ）第１素子分離領域及び該第１素子分離領域よ
り広い第２素子分離領域のパッド酸化膜が露出されるよ
うに前記第１〜第５物質層をパタニングすることにより
前記第１〜第５物質層よりなるパターンを形成する段階
と、（ｃ）前記パターンが形成されている半導体基板の
全面に第６物質層及びスペーサ層を積層する段階と、
（ｄ）前記スペーサ層を異方性食刻することにより前記
第１素子分離領域のパッド酸化膜を完全に覆う埋め込み
層と、前記第２素子分離領域と隣接する前記パターンの
側壁を覆うスペーサを形成する段階と、（ｅ）前記第２
素子分離領域の半導体基板を酸化させることにより前記
第２素子分離領域の中央部に酸化レーザーを形成する段
階と、（ｆ）前記埋め込み層、スペーサ、第５物質層及
び第６物質層を取り除く段階と、（ｇ）前記第１〜第４
物質層及び酸化レーザーを食刻マスクとして前記半導体
基板を食刻することによりトレンチを形成する段階と、
（ｈ）前記トレンチが形成されている半導体基板の全面
に第１絶縁物質層を形成する段階と、（ｉ）前記第１物
質層を異方性食刻することにより前記トレンチの側壁に
スペーサ柱を形成する段階と、（ｊ）前記第３物質層を
取り除く段階と、（ｋ）前記半導体基板の全面に第２物
質層を形成する段階と、（ｌ）前記第１物質層の表面が
露出されるまで前記第２絶縁物質層をポリシングするこ
とにより前記第１素子分離領域には第１素子分離膜を形
成し、前記第２素子分離領域には第２素子分離膜を形成
する段階とを含むことを特徴とする半導体素子の素子分
離膜の形成方法により達成される。
【００１２】この際、前記第１、第３及び第５物質層と
スペーサ層は前記第２、第４及び第６物質層に対する食
刻選択性の良い物質で形成されることが望ましく、前記
第１、第３及び第５物質層とスペーサ層はシリコンナイ
トライドで形成され、前記第２、第４及び第６物質層は
酸化物で形成されることが望ましい。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳細に説明する。図４は本発明による
素子分離膜を示す断面図である。広い素子分離領域Ａに
は広い素子分離膜３２が形成されており、狭い素子分離
領域Ｂには狭い素子分離膜３３が形成されている。この
際、広い素子分離膜３２は前記広い素子分離領域Ａの中
央部を取り囲むように形成された広いトレンチ１を埋め
込み、前記広い素子分離領域Ａの中央部に形成された酸
化レーザー３０を覆うように形成されている。
【００１４】前記酸化レーザー３０は前記広い素子分離
膜３２の表面平坦度を改善させるために形成される。即
ち、広い素子分離領域Ａの中央部に形成された前記酸化
レーザー３０が初期のグローバル段差を低める役割を果
たすので結果的にＣＭＰ工程のマージンを確保すること
ができ、ＣＭＰ工程の際、広い素子分離領域におけるデ
ィシング現象を防止することにより平坦な表面を有する
素子分離膜が得られる。
【００１５】図５乃至図８は本発明の第１実施例による
素子分離膜の形成方法を説明するための断面図である。
図５はパターン２５を形成する工程を示す。この工程
は、半導体基板２０の上にパッド酸化膜２２を形成する
段階と、前記パッド酸化膜２２の上に第１物質層２４を
形成する段階と、前記第１物質層２４の上に所定の食刻
工程に対して前記第１物質層の食刻とは異なる食刻率を
有する物質（即ち、前記第１物質層２２に対する食刻選
択性の良い物質）を蒸着して第２物質層２６を形成する
段階と、前記半導体基板３０の広い素子分離領域Ａ及び
狭い素子分離領域Ｂの上に積層された第１物質層２４及
び第２物質層２６を食刻することによりパターン２５を
形成する段階とよりなる。
【００１６】この際、前記第１物質層２４はオキシシリ
コンナイトライド、ボロンナイトライド、アルミニウム
またはタングステンなどで形成され、前記第２物質層２
６はシリコンナイトライドで形成される。図６は埋め込
み層２８、スペーサ２９及び酸化レーザー３０を形成す
る工程を示す。この工程は、前記パターン２５が形成さ
れている半導体基板２０の全面にスペーサ層（以後の工
程により埋め込み層２８及びスペーサ２９となる）を形
成する段階と、前記スペーサ層を異方性食刻することに
より半導体基板２０の狭い素子分離領域Ｂを完全に覆う
埋め込み層２８と、広い素子分離領域Ａと隣接する前記
パターン２５の側壁を覆うスペーサ２９とを形成する段
階と、前記埋め込み層２８及びスペーサ２９が形成され
ている半導体基板２０を熱酸化させることにより広い素
子分離領域Ａの中央部に前記酸化レーザー３０を形成す
る段階とよりなる。
【００１７】この際、前記スペーサ層はシリコンナイト
ライドのような酸化防止用物質で形成する。図７は広い
トレンチ１及び狭いトレンチ２を形成する工程を示す。
この工程は前記埋め込み層２８及びスペーサ２９（図３
参照）を取り除く段階と、前記酸化レーザー３０及び第
１物質層２４を食刻マスクとして前記半導体基板２０を
異方性食刻することにより広い素子分離領域Ａには広い
トレンチ１を形成し、狭い素子分離領域Ｂには狭いトレ
ンチ２を形成する段階とよりなる。
【００１８】この際、前記広いトレンチ１は広い素子分
離領域Ａの中央部（即ち、酸化レーザー３０が形成され
ている部分）を取り囲む形態（ドーナッツ状の横断面を
有する）で形成され、前記狭いトレンチ２は円筒状の縦
断面を有する。図８は広い素子分離膜３２及び狭い素子
分離膜３３を形成する工程を示す。この工程は、前記広
いトレンチ１及び狭いトレンチ２が形成されている半導
体基板２０の全面に絶縁物質層（以後の工程により狭い
素子分離膜３２及び広い素子分離膜３３となる）を形成
する段階と、前記第１物質層２４（図７参照）の表面が
露出されるまで前記絶縁物質層をＣＭＰすることにより
前記広い素子分離領域Ａには広い素子分離膜３２を形成
し、前記狭い素子分離領域Ｂには狭い素子分離膜３３を
形成する段階と、前記第１物質層２４及びパッド酸化膜
２２（図７参照）を取り除く段階とよりなる。
【００１９】この際、前記絶縁物質層は化学気相蒸着法
（ＣＶＤ）で蒸着された酸化物で形成する。かつ、前記
広い素子分離膜３２の表面は平坦に形成される。したが
って、本発明による素子分離膜の形成方法によると、広
い素子分離領域の中央に酸化レーザー３０を形成して初
期のグローバル段差を縮めることによりＣＭＰ工程のマ
ージンを充分に確保でき、その上、広い素子分離領域で
発生するディシング現象を防止することができる。
【００２０】図９乃至図１５は本発明の第２実施例によ
る素子分離膜の形成方法を説明するための断面図であ
る。図９はパターン３５を形成する工程を示す。この工
程は、半導体基板３０の上にパッド酸化膜３２を形成す
る段階と、前記パッド酸化膜３２の上に第１物質層３４
を形成する段階と、前記第１物質層３４の上に所定の食
刻工程の間、前記第１物質層の食刻率とは異なる食刻率
を有する物質（即ち、第１物質層３４に対する食刻選択
率性の良い物質）を塗布して第２物質層３６を形成する
段階と、前記第２物質層３６の上に所定の食刻工程に対
して前記第２物質層３６の食刻率とは異なる食刻率を有
する物質（即ち、前記第２物質層３６に対する食刻選択
性の良い物質）を塗布して第３物質層３８を形成する段
階と、半導体基板３０の広い素子分離領域Ａ及び狭い素
子分離領域Ｂの上に積層された前記第１乃至第３物質層
を食刻することによりパターン３５を形成する段階とよ
りなる。
【００２１】この際、前記第１物質層３４はシリコンナ
イトライドで形成し、前記第２物質層３６は酸化物を３
００Å程度の厚さで塗布して形成し、前記第３物質層３
８はシリコンナイトライドを４０００Å程度の厚さで塗
布して形成する。図１０はスペーサ４２及び埋め込み層
４３を形成する工程を示す。この工程は、前記パターン
３５が形成されている半導体基板３０の全面に酸化物を
塗布することにより第４物質層を形成する段階と、前記
第４物質層４０の上にシリコンナイトライドを塗布して
スペーサ層（以後の工程によりスペーサ４２及び埋め込
み層４３となる）を形成する段階と、前記スペーサ層を
異方性食刻することにより広い素子分離領域Ａに隣接す
る前記パターン３５の側壁を覆うスペーサ４２と、半導
体基板３０の狭い素子分離領域Ｂを完全に覆う埋め込み
層４３を形成する段階と、広い素子分離領域Ａの半導体
基板３０を酸化させることにより広い素子分離領域Ａの
中央部に酸化レーザー４４を形成する段階とよりなる。
【００２２】図１１は図６のスペーサ４２、埋め込み層
４３、第４物質層４０及び第３物質層３８を取り除いた
後の断面図である。図１２は広いトレンチ１及び狭いト
レンチ２を形成する工程を示す。ここで、酸化レーザー
４４及び第２物質層３６を食刻マスクとして前記半導体
基板３０を異方性食刻することにより広い素子分離領域
Ａに広いトレンチ１を形成し、狭い素子分離領域Ｂには
狭いトレンチ２を形成する。
【００２３】この際、前記広いトレンチ１及びセマイト
レンチ２は図７で示したような形態で形成される。図１
３はトレンチ１、２が形成されている半導体基板３０の
全面にＣＶＤ方式で酸化物を塗布して絶縁物質層４６を
形成した後の断面図である。図１４は広い素子分離膜４
８及び狭い素子分離膜４９を形成する工程を示すもので
あり、前記第１物質層３４の表面が露出されるまで前記
絶縁物質層４６（図１３参照）をＣＭＰすることによ
り、広い素子分離領域Ａには広い素子分離膜４８を形成
し、狭い素子分離領域Ｂには狭い素子分離膜４９を形成
する。
【００２４】この際、第２物質層３６（図１３参照）も
共に取り除かれる。図１５は第１物質層３４（図１４参
照）及びパッド酸化膜３２（図１４参照）を取り除いた
後の断面図である。前記図１５を参照すると、前記広い
素子分離膜４８の表面は平坦に形成されていることが判
る。図１６乃至図４３は本発明の第３実施例による素子
分離膜の形成方法を説明するための断面図である。
【００２５】図１６はパターン４９を形成する工程を示
す。この工程は、半導体基板４０の上にパッド酸化膜４
２を形成する段階と、前記パッド酸化膜４２の上に第１
〜第５物質層４４、４６、４８、５０及び５２を順次に
蒸着する段階と、半導体基板４０の広い素子分離領域Ａ
及び狭い素子分離領域Ｂの上に積層された前記物質層を
食刻することによりパターン４９を形成する段階とより
なる。
【００２６】この際、前記第１、第３及び第５物質層４
４、４８、５２はシリコンナイトライドで形成し、前記
第２及び第４物質層４６、５０は酸化物で形成する。図
１７はスペーサ５６、５８及び酸化レーザー６０を形成
する工程を示す。この工程は、前記パターン４９が形成
されている半導体基板４０の全面に酸化物を塗布して第
６物質層５４を形成する段階と、前記第６物質層５４の
上にシリコンナイトライドを塗布することによりスペー
サ層（以後の工程により埋め込み層５８及びスペーサ層
５６）を形成する段階と、前記スペーサ層を異方性食刻
することにより広い素子分離領域Ａにはスペーサ５６を
形成し、狭い素子分離領域Ｂには埋め込み層５８を形成
する段階と、広い素子分離領域Ａの半導体基板を酸化さ
せることによりその中央部に酸化レーザー６０を形成す
る段階とよりなる。
【００２７】図１８は前記スペーサ５６、埋め込み層５
８、第６物質層５４及び第５物質層５２を取り除いた後
の断面図である。図１９は広いトレンチ１、狭いトレン
チ２及びスペーサ柱６２を形成する工程を示す。この工
程は、半導体基板４０の上に残る物質層を食刻マスクと
して前記半導体基板４０を異方性食刻することにより広
い素子分離領域Ａには広いトレンチ１を形成し、狭い素
子分離領域Ｂには狭いトレンチ２を形成する段階と、前
記トレンチ１、２が形成されている半導体基板４０の全
面に高温酸化物を塗布することによりスペーサ柱層（以
後の工程によりスペーサ柱６２となる）を形成する段階
と、前記スペーサ柱層を異方性食刻することにより前記
トレンチ１、２の側壁にスペーサ柱６２を形成する段階
とよりなる。
【００２８】この際、スペーサ柱６２を形成するための
異方性食刻工程により第４物質層５０は取り除かれる。
図２０では第３物質層４８（図１９参照）が取り除か
れ、図２１のように前記図４０の結果物の全面に絶縁物
質層５４を形成する。この際、前記絶縁物質層５４はＣ
ＶＤ方式で塗布された酸化物で形成される。
【００２９】図２２は広い素子分離膜６６及び狭い素子
分離膜６８を形成する工程を示すものであり、前記第２
物質層４４の表面が露出されるまで前記絶縁物質層５４
（図２１参照）をＣＭＰすることにより、広い素子分離
領域Ａには広い素子分離膜６６を形成し、狭い素子分離
領域Ｂには狭い素子分離膜６８を形成する。この際、前
記広い素子分離膜６６及び狭い素子分離膜６８の表面は
平坦であり、トレンチ側壁に形成されたスペーサ柱６２
（図２１参照）を含む形態で形成される。
【００３０】図２３は図２２の第２物質層４４及びパッ
ド酸化膜４２を取り除いた後の断面図である。
【００３１】
【発明の効果】したがって、本発明による素子分離膜及
びその形成方法によると、ＣＭＰ工程のマージンは増
え、デッシング現象は発生しない素子分離膜が得られ
る。本発明は前記の実施例に限らず、多くの変形が本発
明の技術的思想内において当分野の通常の知識を持つ者
により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の素子分離膜の形成方法を説明するための
断面図である。
【図２】従来の素子分離膜の形成方法を説明するための
断面図である。
【図３】従来の素子分離膜の形成方法を説明するための
断面図である。
【図４】本発明による素子分離膜を示す断面図である。
【図５】本発明の第１実施例による素子分離膜の形成方
法を説明するための断面図である。
【図６】本発明の第１実施例による素子分離膜の形成方
法を説明するための断面図である。
【図７】本発明の第１実施例による素子分離膜の形成方
法を説明するための断面図である。
【図８】本発明の第１実施例による素子分離膜の形成方
法を説明するための断面図である。
【図９】本発明の第２実施例による素子分離膜の形成方
法を説明するための断面図である。
【図１０】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１１】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１２】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１３】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１４】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１５】本発明の第２実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１６】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１７】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１８】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図１９】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図２０】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図２１】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図２２】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【図２３】本発明の第３実施例による素子分離膜の形成
方法を説明するための断面図である。
【符号の説明】
１ 広いトレンチ ２ 狭いトレンチ ２０ 半導体基板 ３０ 酸化レーザー ３２ 広い素子分離膜 ３３ 狭い素子分離膜

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 第１素子分離領域に形成された第１素子
    分離膜と前記第１素子分離領域より広い第２素子分離領
    域に形成された第２素子分離膜とを備える半導体素子の
    素子分離膜において、 前記第２素子分離膜は、 前記第２素子分離領域の中央部を取り囲むように形成さ
    れたトレンチを埋め込み、前記第２素子分離領域の中央
    部に形成された酸化レーザーを覆う形態で形成されるこ
    とを特徴とする半導体素子の素子分離膜。
  2. 【請求項２】 前記第２素子分離膜の表面は平坦である
    ことを特徴とする請求項１に記載の半導体素子の素子分
    離膜。
  3. 【請求項３】 前記第２素子分離膜は前記トレンチの側
    壁に形成されたスペーサ柱をさらに含むことを特徴とす
    る請求項１に記載の半導体素子の素子分離膜。
  4. 【請求項４】 （ａ）半導体基板上にパッド酸化膜及び
    第１物質層を積層する段階と、 （ｂ）前記第１物質層上に第２物質層を形成する段階
    と、 （ｃ）第１素子分離領域及び前記第１素子分離領域より
    広い第２素子分離領域のパッド酸化膜上の物質層をパタ
    ニングすることにより活性領域保護パターンを形成する
    段階と、 （ｄ）前記活性領域保護パターンが形成されている半導
    体基板の全面にスペーサ層を形成する段階と、 （ｅ）前記スペーサ層を異方性食刻することにより前記
    第１素子分離領域のパッド酸化膜を完全に覆う埋め込み
    層と、前記第２素子分離領域と隣接する前記活性領域保
    護パターンの側壁を覆うスペーサを形成する段階と、 （ｆ）前記第２素子分離領域の半導体基板を酸化させる
    ことにより前記第２素子分離領域の中央部に酸化レーザ
    ーを形成する段階と、 （ｇ）前記埋め込み層、スペーサ及び第２物質層を取り
    除く段階と、 （ｈ）前記第１物質層及び酸化レーザーを食刻マスクと
    して半導体基板を食刻することによりトレンチを形成す
    る段階と、 （ｉ）前記トレンチが形成されている半導体基板の全面
    に絶縁物質層を形成する段階と、 （ｊ）前記絶縁物質層をポリシングすることにより前記
    第１素子分離領域には第１素子分離膜を形成し、前記第
    ２素子分離領域には第２素子分離膜を形成する段階とを
    含むことを特徴とする半導体素子の素子分離膜の形成方
    法。
  5. 【請求項５】 前記第２物質層及びスペーサ層は酸化防
    止用物質で形成されることを特徴とする請求項４に記載
    の半導体素子の素子分離膜の形成方法。
  6. 【請求項６】 前記第２物質層とスペーサ層はシリコン
    ナイトライドで形成され、前記第１物質層はオキシシリ
    コンナイトライド、ボロンナイトライド、アルミニウム
    及びタングステンよりなる一群から選ばれたいずれか一
    つで形成されることを特徴とする請求項５に記載の半導
    体素子の素子分離膜の形成方法。
  7. 【請求項７】 前記段階（ａ）の後、前記第１物質層上
    に第３物質層を形成する段階をさらに含め、前記段階
    （ｃ）の後、前記活性領域保護パターンが形成されてい
    る半導体基板の全面に第４物質層を形成する段階をさら
    に含め、前記段階（ｇ）の後、第４物質層を取り除く段
    階をさらに含むことを特徴とする請求項４に記載の半導
    体素子の素子分離膜の形成方法。
  8. 【請求項８】 前記段階（ｊ）の前記ポリシングは前記
    第１物質層の表面が露出されるまで行われることを特徴
    とする請求項７に記載の半導体素子の素子分離膜の形成
    方法。
  9. 【請求項９】 前記段階（ｊ）の前記ポリシングは前記
    第１物質層の表面が露出されるまで行われることを特徴
    とする請求項４に記載の半導体素子の素子分離膜の形成
    方法。
  10. 【請求項１０】 前記第１物質層、第２物質層及びスペ
    ーサ層はシリコンナイトライドで形成され、前記第３及
    び第４物質層は酸化物で形成されることを特徴とする請
    求項７に記載の半導体素子の素子分離膜の形成方法。
  11. 【請求項１１】 （ａ）半導体基板上にパッド酸化膜、
    第１〜第５物質層を順次に積層する段階と、 （ｂ）第１素子分離領域及び前記第１素子分離領域より
    広い第２素子分離領域のパッド酸化膜が露出されるよう
    に前記第１〜第５物質層をパタニングすることにより前
    記第１乃至５物質層よりなるパターンを形成する段階
    と、 （ｃ）前記パターンが形成されている半導体基板の全面
    に第６物質層及びスペーサ層を積層する段階と、 （ｄ）前記スペーサ層を異方性食刻することにより前記
    第１素子分離領域のパッド酸化膜を完全に覆う埋め込み
    層と、前記第２素子分離領域と隣接する前記パターンの
    側壁を覆うスペーサを形成する段階と、 （ｅ）前記第２素子分離領域の半導体基板を酸化させる
    ことにより前記第２素子分離領域の中央部に酸化レーザ
    ーを形成する段階と、 （ｆ）前記埋め込み層、スペーサ、第５物質層及び第６
    物質層を取り除く段階と、 （ｇ）前記第１乃至第４物質層及び酸化レーザーを食刻
    マスクとして前記半導体基板を食刻することによりトレ
    ンチを形成する段階と、 （ｈ）前記トレンチが形成されている半導体基板の全面
    に第１絶縁物質層を形成する段階と、 （ｉ）前記第１絶縁物質層を異方性食刻することにより
    前記トレンチの側壁にスペーサ柱を形成する段階と、 （ｊ）前記第３物質層を取り除く段階と、 （ｋ）前記半導体基板の全面に第２物質層を形成する段
    階と、 （ｌ）前記第１物質層の表面が露出されるまで前記第２
    絶縁物質層をポリシングすることにより前記第１素子分
    離領域には第１素子分離膜を形成し、前記第２素子分離
    領域には第２素子分離膜を形成する段階とを含むことを
    特徴とする半導体素子の素子分離膜の形成方法。
  12. 【請求項１２】 前記第１、第３及び第５物質層とスペ
    ーサ層は前記第２、第４及び第６物質層に対する食刻選
    択性の良い物質で形成されることを特徴とする請求項１
    １に記載の半導体素子の素子分離膜の形成方法。
  13. 【請求項１３】 前記第１、第３及び第５物質層とスペ
    ーサ層はシリコンナイトライドで形成され、前記第２、
    第４及び第６物質層は酸化物で形成されることを特徴と
    する請求項１２に記載の半導体素子の素子分離膜の形成
    方法。
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