JP3676502B2 - 半導体素子の素子分離膜の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に広い素子分離領域における素子分離膜及びその形成方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化により写真食刻工程のマージンを確保するため、下部膜の平坦化技術が求められる。下部膜を平坦化する方法には、ボロン−燐のドープされたシリコンガラスをリフローする方法、アルミニウムをフローする方法、スピンオンガラスをエッチバックする方法及び化学−物理的ポリシング（Chemical Mechanical Polishing ；以下、ＣＭＰと称する）を行う方法などがある。
【０００３】
このうち、ＣＭＰ工程はリフロー工程やエッチバック工程では達成できないグローバル平坦化及び低温平坦化工程を提供することができ、次世代素子の有力な平坦化技術として見なされている。ＣＭＰ工程において平坦化精度を向上させるためには初期のグローバル段差を最少化してＣＭＰ工程のマージンを確保することが大事である。
【０００４】
図１乃至図３は従来の素子分離膜の形成方法を説明するための断面図であり、ＣＭＰを用いる素子分離膜の形成方法を説明するために示された。
半導体基板１０の上にパッド酸化膜１２と食刻防止膜１４を順次に積層した後、半導体基板１０の広い素子分離領域Ｃと狭い素子分離領域Ｄの上に積層されたパッド酸化膜と食刻防止膜を取り除くことによりパターン１５を形成する。次に、前記パターン１５を食刻マスクとする異方性食刻工程を行い、広い素子分離領域Ｃには広いトレンチ３を、狭い素子分離領域Ｄには狭いトレンチ４を形成し、前記トレンチ３、４が形成された半導体基板の全面に絶縁物質層１６を塗布する（図１）。
【０００５】
引き続き、前記絶縁物質層をＣＭＰすることにより前記広いトレンチ３及び狭いトレンチ４にそれぞれ広い素子分離膜１７及び狭い素子分離膜１８を形成する（図２）。その後、前記パターン１５（図２）を取り除く（図３）。
前述した従来の素子分離膜の形成方法によると、第一、ＣＭＰ工程の際、ディシング（dishing)現象が発生して広い素子分離膜１７の表面が平坦にならない。第二、ウェーハの全体にかけてパターン１５の分布密度が不均一であって絶縁物質層が均一な厚さで形成されない。即ち、初期のグローバル段差を最少化できずＣＭＰ工程のマージンが小さくなる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、表面が平坦な半導体素子の素子分離膜を提供することにある。
本発明の他の目的は、前記素子分離膜の製造に最適の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の前記目的は、第１素子分離領域に形成された第１素子分離膜と前記第１素子分離領域より広い第２素子分離領域に形成された第２素子分離膜とを備える半導体素子の素子分離膜において、前記第２素子分離膜は、前記第２素子分離領域の中央部を取り囲むように形成されたトレンチを埋め込み、前記第２素子分離領域の中央部に形成された酸化レーザーを覆う形態で形成されることを特徴とする半導体素子の素子分離膜により達成される。
【０００８】
この際、前記第２素子分離膜の表面は平坦であることが望ましく、前記トレンチの側壁に形成されたスペーサ柱をさらに含むことが望ましい。
本発明の前記他の目的は、（ａ）半導体基板上にパッド酸化膜及び第１物質層を積層する段階と、（ｂ）前記第１物質層上に第２物質層を形成する段階と、（ｃ）第１素子分離領域及び前記第１素子分離領域より広い第２素子分離領域のパッド酸化膜上の物質層をパタニングすることにより活性領域保護パターンを形成する段階と、（ｄ）前記活性領域保護パターンが形成されている半導体基板の全面にスペーサ層を形成する段階と、（ｅ）前記スペーサ層を異方性食刻することにより前記第１素子分離領域のパッド酸化膜を完全に覆う埋め込み層と、前記第２素子分離領域と隣接する前記活性領域保護パターンの側壁を覆うスペーサを形成する段階と、（ｆ）前記第２素子分離領域の半導体基板を酸化させることにより前記第２素子分離領域の中央部に酸化レーザーを形成する段階と、（ｇ）前記埋め込み層、スペーサ及び第２物質層を取り除く段階と、（ｈ）前記第１物質層及び酸化レーザーを食刻マスクとして半導体基板を食刻することによりトレンチを形成する段階と、（ｉ）前記トレンチが形成されている半導体基板の全面に絶縁物質層を形成する段階と、（ｊ）前記絶縁物質層をポリシングすることにより前記第１素子分離領域には第１素子分離膜を形成し、前記第２素子分離領域には第２素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜の形成方法により達成される。
【０００９】
この際、前記第２物質層及びスペーサ層は酸化防止用物質で形成されることが望ましく、前記第２物質層とスペーサ層はシリコンナイトライド（silicon nitride)で形成され、前記第１物質層はオキシシリコンナイトライド、ボロンナイトライド、アルミニウム及びタングステンよりなる一群から選ばれたいずれか一つで形成されることが望ましい。
【００１０】
かつ、前記段階（ａ）の後、前記第１物質層上に第３物質層を形成する段階をさらに含め、前記段階（ｃ）の後、前記活性領域保護パターンが形成されている半導体基板の全面に第４物質層を形成する段階をさらに含め、前記段階（ｇ）の後、第４物質層を取り除く段階をさらに含むことが望ましい。この際、前記段階（ｊ）の前記ポリシングは前記第１物質層の表面が露出されるまで行われることが望ましい。
【００１１】
前記第１物質層、第２物質層及びスペーサ層はシリコンナイトライドで形成され、前記第３及び第４物質層は酸化物で形成されることが望ましい。
本発明による前記他の目的は、かつ、（ａ）半導体基板上にパッド酸化膜、第１〜第５物質層を順次に積層する段階と、（ｂ）第１素子分離領域及び該第１素子分離領域より広い第２素子分離領域のパッド酸化膜が露出されるように前記第１〜第５物質層をパタニングすることにより前記第１〜第５物質層よりなるパターンを形成する段階と、（ｃ）前記パターンが形成されている半導体基板の全面に第６物質層及びスペーサ層を積層する段階と、（ｄ）前記スペーサ層を異方性食刻することにより前記第１素子分離領域のパッド酸化膜を完全に覆う埋め込み層と、前記第２素子分離領域と隣接する前記パターンの側壁を覆うスペーサを形成する段階と、（ｅ）前記第２素子分離領域の半導体基板を酸化させることにより前記第２素子分離領域の中央部に酸化レーザーを形成する段階と、（ｆ）前記埋め込み層、スペーサ、第５物質層及び第６物質層を取り除く段階と、（ｇ）前記第１〜第４物質層及び酸化レーザーを食刻マスクとして前記半導体基板を食刻することによりトレンチを形成する段階と、（ｈ）前記トレンチが形成されている半導体基板の全面に第１絶縁物質層を形成する段階と、（ｉ）前記第１物質層を異方性食刻することにより前記トレンチの側壁にスペーサ柱を形成する段階と、（ｊ）前記第３物質層を取り除く段階と、（ｋ）前記半導体基板の全面に第２物質層を形成する段階と、（ｌ）前記第１物質層の表面が露出されるまで前記第２絶縁物質層をポリシングすることにより前記第１素子分離領域には第１素子分離膜を形成し、前記第２素子分離領域には第２素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜の形成方法により達成される。
【００１２】
この際、前記第１、第３及び第５物質層とスペーサ層は前記第２、第４及び第６物質層に対する食刻選択性の良い物質で形成されることが望ましく、前記第１、第３及び第５物質層とスペーサ層はシリコンナイトライドで形成され、前記第２、第４及び第６物質層は酸化物で形成されることが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
図４は本発明による素子分離膜を示す断面図である。
広い素子分離領域Ａには広い素子分離膜３２が形成されており、狭い素子分離領域Ｂには狭い素子分離膜３３が形成されている。この際、広い素子分離膜３２は前記広い素子分離領域Ａの中央部を取り囲むように形成された広いトレンチ１を埋め込み、前記広い素子分離領域Ａの中央部に形成された酸化レーザー３０を覆うように形成されている。
【００１４】
前記酸化レーザー３０は前記広い素子分離膜３２の表面平坦度を改善させるために形成される。即ち、広い素子分離領域Ａの中央部に形成された前記酸化レーザー３０が初期のグローバル段差を低める役割を果たすので結果的にＣＭＰ工程のマージンを確保することができ、ＣＭＰ工程の際、広い素子分離領域におけるディシング現象を防止することにより平坦な表面を有する素子分離膜が得られる。
【００１５】
図５乃至図８は本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
図５はパターン２５を形成する工程を示す。この工程は、半導体基板２０の上にパッド酸化膜２２を形成する段階と、前記パッド酸化膜２２の上に第１物質層２４を形成する段階と、前記第１物質層２４の上に所定の食刻工程に対して前記第１物質層の食刻とは異なる食刻率を有する物質（即ち、前記第１物質層２２に対する食刻選択性の良い物質）を蒸着して第２物質層２６を形成する段階と、前記半導体基板３０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された第１物質層２４及び第２物質層２６を食刻することによりパターン２５を形成する段階とよりなる。
【００１６】
この際、前記第１物質層２４はオキシシリコンナイトライド、ボロンナイトライド、アルミニウムまたはタングステンなどで形成され、前記第２物質層２６はシリコンナイトライドで形成される。
図６は埋め込み層２８、スペーサ２９及び酸化レーザー３０を形成する工程を示す。この工程は、前記パターン２５が形成されている半導体基板２０の全面にスペーサ層（以後の工程により埋め込み層２８及びスペーサ２９となる）を形成する段階と、前記スペーサ層を異方性食刻することにより半導体基板２０の狭い素子分離領域Ｂを完全に覆う埋め込み層２８と、広い素子分離領域Ａと隣接する前記パターン２５の側壁を覆うスペーサ２９とを形成する段階と、前記埋め込み層２８及びスペーサ２９が形成されている半導体基板２０を熱酸化させることにより広い素子分離領域Ａの中央部に前記酸化レーザー３０を形成する段階とよりなる。
【００１７】
この際、前記スペーサ層はシリコンナイトライドのような酸化防止用物質で形成する。
図７は広いトレンチ１及び狭いトレンチ２を形成する工程を示す。この工程は前記埋め込み層２８及びスペーサ２９（図３参照）を取り除く段階と、前記酸化レーザー３０及び第１物質層２４を食刻マスクとして前記半導体基板２０を異方性食刻することにより広い素子分離領域Ａには広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する段階とよりなる。
【００１８】
この際、前記広いトレンチ１は広い素子分離領域Ａの中央部（即ち、酸化レーザー３０が形成されている部分）を取り囲む形態（ドーナッツ状の横断面を有する）で形成され、前記狭いトレンチ２は円筒状の縦断面を有する。
図８は広い素子分離膜３２及び狭い素子分離膜３３を形成する工程を示す。この工程は、前記広いトレンチ１及び狭いトレンチ２が形成されている半導体基板２０の全面に絶縁物質層（以後の工程により狭い素子分離膜３２及び広い素子分離膜３３となる）を形成する段階と、前記第１物質層２４（図７参照）の表面が露出されるまで前記絶縁物質層をＣＭＰすることにより前記広い素子分離領域Ａには広い素子分離膜３２を形成し、前記狭い素子分離領域Ｂには狭い素子分離膜３３を形成する段階と、前記第１物質層２４及びパッド酸化膜２２（図７参照）を取り除く段階とよりなる。
【００１９】
この際、前記絶縁物質層は化学気相蒸着法（ＣＶＤ）で蒸着された酸化物で形成する。かつ、前記広い素子分離膜３２の表面は平坦に形成される。
したがって、本発明による素子分離膜の形成方法によると、広い素子分離領域の中央に酸化レーザー３０を形成して初期のグローバル段差を縮めることによりＣＭＰ工程のマージンを充分に確保でき、その上、広い素子分離領域で発生するディシング現象を防止することができる。
【００２０】
図９乃至図１５は本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
図９はパターン３５を形成する工程を示す。この工程は、半導体基板３０の上にパッド酸化膜３２を形成する段階と、前記パッド酸化膜３２の上に第１物質層３４を形成する段階と、前記第１物質層３４の上に所定の食刻工程の間、前記第１物質層の食刻率とは異なる食刻率を有する物質（即ち、第１物質層３４に対する食刻選択率性の良い物質）を塗布して第２物質層３６を形成する段階と、前記第２物質層３６の上に所定の食刻工程に対して前記第２物質層３６の食刻率とは異なる食刻率を有する物質（即ち、前記第２物質層３６に対する食刻選択性の良い物質）を塗布して第３物質層３８を形成する段階と、半導体基板３０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された前記第１乃至第３物質層を食刻することによりパターン３５を形成する段階とよりなる。
【００２１】
この際、前記第１物質層３４はシリコンナイトライドで形成し、前記第２物質層３６は酸化物を３００Å程度の厚さで塗布して形成し、前記第３物質層３８はシリコンナイトライドを４０００Å程度の厚さで塗布して形成する。
図１０はスペーサ４２及び埋め込み層４３を形成する工程を示す。この工程は、前記パターン３５が形成されている半導体基板３０の全面に酸化物を塗布することにより第４物質層を形成する段階と、前記第４物質層４０の上にシリコンナイトライドを塗布してスペーサ層（以後の工程によりスペーサ４２及び埋め込み層４３となる）を形成する段階と、前記スペーサ層を異方性食刻することにより広い素子分離領域Ａに隣接する前記パターン３５の側壁を覆うスペーサ４２と、半導体基板３０の狭い素子分離領域Ｂを完全に覆う埋め込み層４３を形成する段階と、広い素子分離領域Ａの半導体基板３０を酸化させることにより広い素子分離領域Ａの中央部に酸化レーザー４４を形成する段階とよりなる。
【００２２】
図１１は図６のスペーサ４２、埋め込み層４３、第４物質層４０及び第３物質層３８を取り除いた後の断面図である。
図１２は広いトレンチ１及び狭いトレンチ２を形成する工程を示す。ここで、酸化レーザー４４及び第２物質層３６を食刻マスクとして前記半導体基板３０を異方性食刻することにより広い素子分離領域Ａに広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する。
【００２３】
この際、前記広いトレンチ１及びセマイトレンチ２は図７で示したような形態で形成される。
図１３はトレンチ１、２が形成されている半導体基板３０の全面にＣＶＤ方式で酸化物を塗布して絶縁物質層４６を形成した後の断面図である。
図１４は広い素子分離膜４８及び狭い素子分離膜４９を形成する工程を示すものであり、前記第１物質層３４の表面が露出されるまで前記絶縁物質層４６（図１３参照）をＣＭＰすることにより、広い素子分離領域Ａには広い素子分離膜４８を形成し、狭い素子分離領域Ｂには狭い素子分離膜４９を形成する。
【００２４】
この際、第２物質層３６（図１３参照）も共に取り除かれる。
図１５は第１物質層３４（図１４参照）及びパッド酸化膜３２（図１４参照）を取り除いた後の断面図である。前記図１５を参照すると、前記広い素子分離膜４８の表面は平坦に形成されていることが判る。
図１６乃至図４３は本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【００２５】
図１６はパターン４９を形成する工程を示す。この工程は、半導体基板４０の上にパッド酸化膜４２を形成する段階と、前記パッド酸化膜４２の上に第１〜第５物質層４４、４６、４８、５０及び５２を順次に蒸着する段階と、半導体基板４０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された前記物質層を食刻することによりパターン４９を形成する段階とよりなる。
【００２６】
この際、前記第１、第３及び第５物質層４４、４８、５２はシリコンナイトライドで形成し、前記第２及び第４物質層４６、５０は酸化物で形成する。
図１７はスペーサ５６、５８及び酸化レーザー６０を形成する工程を示す。この工程は、前記パターン４９が形成されている半導体基板４０の全面に酸化物を塗布して第６物質層５４を形成する段階と、前記第６物質層５４の上にシリコンナイトライドを塗布することによりスペーサ層（以後の工程により埋め込み層５８及びスペーサ層５６）を形成する段階と、前記スペーサ層を異方性食刻することにより広い素子分離領域Ａにはスペーサ５６を形成し、狭い素子分離領域Ｂには埋め込み層５８を形成する段階と、広い素子分離領域Ａの半導体基板を酸化させることによりその中央部に酸化レーザー６０を形成する段階とよりなる。
【００２７】
図１８は前記スペーサ５６、埋め込み層５８、第６物質層５４及び第５物質層５２を取り除いた後の断面図である。
図１９は広いトレンチ１、狭いトレンチ２及びスペーサ柱６２を形成する工程を示す。この工程は、半導体基板４０の上に残る物質層を食刻マスクとして前記半導体基板４０を異方性食刻することにより広い素子分離領域Ａには広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する段階と、前記トレンチ１、２が形成されている半導体基板４０の全面に高温酸化物を塗布することによりスペーサ柱層（以後の工程によりスペーサ柱６２となる）を形成する段階と、前記スペーサ柱層を異方性食刻することにより前記トレンチ１、２の側壁にスペーサ柱６２を形成する段階とよりなる。
【００２８】
この際、スペーサ柱６２を形成するための異方性食刻工程により第４物質層５０は取り除かれる。
図２０では第３物質層４８（図１９参照）が取り除かれ、図２１のように前記図４０の結果物の全面に絶縁物質層５４を形成する。この際、前記絶縁物質層５４はＣＶＤ方式で塗布された酸化物で形成される。
【００２９】
図２２は広い素子分離膜６６及び狭い素子分離膜６８を形成する工程を示すものであり、前記第２物質層４４の表面が露出されるまで前記絶縁物質層５４（図２１参照）をＣＭＰすることにより、広い素子分離領域Ａには広い素子分離膜６６を形成し、狭い素子分離領域Ｂには狭い素子分離膜６８を形成する。
この際、前記広い素子分離膜６６及び狭い素子分離膜６８の表面は平坦であり、トレンチ側壁に形成されたスペーサ柱６２（図２１参照）を含む形態で形成される。
【００３０】
図２３は図２２の第２物質層４４及びパッド酸化膜４２を取り除いた後の断面図である。
【００３１】
【発明の効果】
したがって、本発明による素子分離膜及びその形成方法によると、ＣＭＰ工程のマージンは増え、デッシング現象は発生しない素子分離膜が得られる。
本発明は前記の実施例に限らず、多くの変形が本発明の技術的思想内において当分野の通常の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の素子分離膜の形成方法を説明するための断面図である。
【図２】従来の素子分離膜の形成方法を説明するための断面図である。
【図３】従来の素子分離膜の形成方法を説明するための断面図である。
【図４】本発明による素子分離膜を示す断面図である。
【図５】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図６】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図７】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図８】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図９】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１０】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１１】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１２】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１３】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１４】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１５】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１６】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１７】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１８】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１９】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２０】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２１】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２２】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２３】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【符号の説明】
１ 広いトレンチ
２ 狭いトレンチ
２０ 半導体基板
３０ 酸化レーザー
３２ 広い素子分離膜
３３ 狭い素子分離膜
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に広い素子分離領域における素子分離膜及びその形成方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化により写真食刻工程のマージンを確保するため、下部膜の平坦化技術が求められる。下部膜を平坦化する方法には、ボロン−燐のドープされたシリコンガラスをリフローする方法、アルミニウムをフローする方法、スピンオンガラスをエッチバックする方法及び化学−物理的ポリシング（Chemical Mechanical Polishing ；以下、ＣＭＰと称する）を行う方法などがある。
【０００３】
このうち、ＣＭＰ工程はリフロー工程やエッチバック工程では達成できないグローバル平坦化及び低温平坦化工程を提供することができ、次世代素子の有力な平坦化技術として見なされている。ＣＭＰ工程において平坦化精度を向上させるためには初期のグローバル段差を最少化してＣＭＰ工程のマージンを確保することが大事である。
【０００４】
図１乃至図３は従来の素子分離膜の形成方法を説明するための断面図であり、ＣＭＰを用いる素子分離膜の形成方法を説明するために示された。
半導体基板１０の上にパッド酸化膜１２と食刻防止膜１４を順次に積層した後、半導体基板１０の広い素子分離領域Ｃと狭い素子分離領域Ｄの上に積層されたパッド酸化膜と食刻防止膜を取り除くことによりパターン１５を形成する。次に、前記パターン１５を食刻マスクとする異方性食刻工程を行い、広い素子分離領域Ｃには広いトレンチ３を、狭い素子分離領域Ｄには狭いトレンチ４を形成し、前記トレンチ３、４が形成された半導体基板の全面に絶縁物質層１６を塗布する（図１）。
【０００５】
引き続き、前記絶縁物質層をＣＭＰすることにより前記広いトレンチ３及び狭いトレンチ４にそれぞれ広い素子分離膜１７及び狭い素子分離膜１８を形成する（図２）。その後、前記パターン１５（図２）を取り除く（図３）。
前述した従来の素子分離膜の形成方法によると、第一、ＣＭＰ工程の際、ディシング（dishing)現象が発生して広い素子分離膜１７の表面が平坦にならない。第二、ウェーハの全体にかけてパターン１５の分布密度が不均一であって絶縁物質層が均一な厚さで形成されない。即ち、初期のグローバル段差を最少化できずＣＭＰ工程のマージンが小さくなる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、表面が平坦な半導体素子の素子分離膜を提供することにある。
本発明の他の目的は、前記素子分離膜の製造に最適の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の前記目的は、第１素子分離領域に形成された第１素子分離膜と前記第１素子分離領域より広い第２素子分離領域に形成された第２素子分離膜とを備える半導体素子の素子分離膜において、前記第２素子分離膜は、前記第２素子分離領域の中央部を取り囲むように形成されたトレンチを埋め込み、前記第２素子分離領域の中央部に形成された酸化レーザーを覆う形態で形成されることを特徴とする半導体素子の素子分離膜により達成される。
【０００８】
この際、前記第２素子分離膜の表面は平坦であることが望ましく、前記トレンチの側壁に形成されたスペーサ柱をさらに含むことが望ましい。
本発明の前記他の目的は、（ａ）半導体基板上にパッド酸化膜及び第１物質層を積層する段階と、（ｂ）前記第１物質層上に第２物質層を形成する段階と、（ｃ）第１素子分離領域及び前記第１素子分離領域より広い第２素子分離領域のパッド酸化膜上の物質層をパタニングすることにより活性領域保護パターンを形成する段階と、（ｄ）前記活性領域保護パターンが形成されている半導体基板の全面にスペーサ層を形成する段階と、（ｅ）前記スペーサ層を異方性食刻することにより前記第１素子分離領域のパッド酸化膜を完全に覆う埋め込み層と、前記第２素子分離領域と隣接する前記活性領域保護パターンの側壁を覆うスペーサを形成する段階と、（ｆ）前記第２素子分離領域の半導体基板を酸化させることにより前記第２素子分離領域の中央部に酸化レーザーを形成する段階と、（ｇ）前記埋め込み層、スペーサ及び第２物質層を取り除く段階と、（ｈ）前記第１物質層及び酸化レーザーを食刻マスクとして半導体基板を食刻することによりトレンチを形成する段階と、（ｉ）前記トレンチが形成されている半導体基板の全面に絶縁物質層を形成する段階と、（ｊ）前記絶縁物質層をポリシングすることにより前記第１素子分離領域には第１素子分離膜を形成し、前記第２素子分離領域には第２素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜の形成方法により達成される。
【０００９】
この際、前記第２物質層及びスペーサ層は酸化防止用物質で形成されることが望ましく、前記第２物質層とスペーサ層はシリコンナイトライド（silicon nitride)で形成され、前記第１物質層はオキシシリコンナイトライド、ボロンナイトライド、アルミニウム及びタングステンよりなる一群から選ばれたいずれか一つで形成されることが望ましい。
【００１０】
かつ、前記段階（ａ）の後、前記第１物質層上に第３物質層を形成する段階をさらに含め、前記段階（ｃ）の後、前記活性領域保護パターンが形成されている半導体基板の全面に第４物質層を形成する段階をさらに含め、前記段階（ｇ）の後、第４物質層を取り除く段階をさらに含むことが望ましい。この際、前記段階（ｊ）の前記ポリシングは前記第１物質層の表面が露出されるまで行われることが望ましい。
【００１１】
前記第１物質層、第２物質層及びスペーサ層はシリコンナイトライドで形成され、前記第３及び第４物質層は酸化物で形成されることが望ましい。
本発明による前記他の目的は、かつ、（ａ）半導体基板上にパッド酸化膜、第１〜第５物質層を順次に積層する段階と、（ｂ）第１素子分離領域及び該第１素子分離領域より広い第２素子分離領域のパッド酸化膜が露出されるように前記第１〜第５物質層をパタニングすることにより前記第１〜第５物質層よりなるパターンを形成する段階と、（ｃ）前記パターンが形成されている半導体基板の全面に第６物質層及びスペーサ層を積層する段階と、（ｄ）前記スペーサ層を異方性食刻することにより前記第１素子分離領域のパッド酸化膜を完全に覆う埋め込み層と、前記第２素子分離領域と隣接する前記パターンの側壁を覆うスペーサを形成する段階と、（ｅ）前記第２素子分離領域の半導体基板を酸化させることにより前記第２素子分離領域の中央部に酸化レーザーを形成する段階と、（ｆ）前記埋め込み層、スペーサ、第５物質層及び第６物質層を取り除く段階と、（ｇ）前記第１〜第４物質層及び酸化レーザーを食刻マスクとして前記半導体基板を食刻することによりトレンチを形成する段階と、（ｈ）前記トレンチが形成されている半導体基板の全面に第１絶縁物質層を形成する段階と、（ｉ）前記第１物質層を異方性食刻することにより前記トレンチの側壁にスペーサ柱を形成する段階と、（ｊ）前記第３物質層を取り除く段階と、（ｋ）前記半導体基板の全面に第２物質層を形成する段階と、（ｌ）前記第１物質層の表面が露出されるまで前記第２絶縁物質層をポリシングすることにより前記第１素子分離領域には第１素子分離膜を形成し、前記第２素子分離領域には第２素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜の形成方法により達成される。
【００１２】
この際、前記第１、第３及び第５物質層とスペーサ層は前記第２、第４及び第６物質層に対する食刻選択性の良い物質で形成されることが望ましく、前記第１、第３及び第５物質層とスペーサ層はシリコンナイトライドで形成され、前記第２、第４及び第６物質層は酸化物で形成されることが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
図４は本発明による素子分離膜を示す断面図である。
広い素子分離領域Ａには広い素子分離膜３２が形成されており、狭い素子分離領域Ｂには狭い素子分離膜３３が形成されている。この際、広い素子分離膜３２は前記広い素子分離領域Ａの中央部を取り囲むように形成された広いトレンチ１を埋め込み、前記広い素子分離領域Ａの中央部に形成された酸化レーザー３０を覆うように形成されている。
【００１４】
前記酸化レーザー３０は前記広い素子分離膜３２の表面平坦度を改善させるために形成される。即ち、広い素子分離領域Ａの中央部に形成された前記酸化レーザー３０が初期のグローバル段差を低める役割を果たすので結果的にＣＭＰ工程のマージンを確保することができ、ＣＭＰ工程の際、広い素子分離領域におけるディシング現象を防止することにより平坦な表面を有する素子分離膜が得られる。
【００１５】
図５乃至図８は本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
図５はパターン２５を形成する工程を示す。この工程は、半導体基板２０の上にパッド酸化膜２２を形成する段階と、前記パッド酸化膜２２の上に第１物質層２４を形成する段階と、前記第１物質層２４の上に所定の食刻工程に対して前記第１物質層の食刻とは異なる食刻率を有する物質（即ち、前記第１物質層２２に対する食刻選択性の良い物質）を蒸着して第２物質層２６を形成する段階と、前記半導体基板３０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された第１物質層２４及び第２物質層２６を食刻することによりパターン２５を形成する段階とよりなる。
【００１６】
この際、前記第１物質層２４はオキシシリコンナイトライド、ボロンナイトライド、アルミニウムまたはタングステンなどで形成され、前記第２物質層２６はシリコンナイトライドで形成される。
図６は埋め込み層２８、スペーサ２９及び酸化レーザー３０を形成する工程を示す。この工程は、前記パターン２５が形成されている半導体基板２０の全面にスペーサ層（以後の工程により埋め込み層２８及びスペーサ２９となる）を形成する段階と、前記スペーサ層を異方性食刻することにより半導体基板２０の狭い素子分離領域Ｂを完全に覆う埋め込み層２８と、広い素子分離領域Ａと隣接する前記パターン２５の側壁を覆うスペーサ２９とを形成する段階と、前記埋め込み層２８及びスペーサ２９が形成されている半導体基板２０を熱酸化させることにより広い素子分離領域Ａの中央部に前記酸化レーザー３０を形成する段階とよりなる。
【００１７】
この際、前記スペーサ層はシリコンナイトライドのような酸化防止用物質で形成する。
図７は広いトレンチ１及び狭いトレンチ２を形成する工程を示す。この工程は前記埋め込み層２８及びスペーサ２９（図３参照）を取り除く段階と、前記酸化レーザー３０及び第１物質層２４を食刻マスクとして前記半導体基板２０を異方性食刻することにより広い素子分離領域Ａには広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する段階とよりなる。
【００１８】
この際、前記広いトレンチ１は広い素子分離領域Ａの中央部（即ち、酸化レーザー３０が形成されている部分）を取り囲む形態（ドーナッツ状の横断面を有する）で形成され、前記狭いトレンチ２は円筒状の縦断面を有する。
図８は広い素子分離膜３２及び狭い素子分離膜３３を形成する工程を示す。この工程は、前記広いトレンチ１及び狭いトレンチ２が形成されている半導体基板２０の全面に絶縁物質層（以後の工程により狭い素子分離膜３２及び広い素子分離膜３３となる）を形成する段階と、前記第１物質層２４（図７参照）の表面が露出されるまで前記絶縁物質層をＣＭＰすることにより前記広い素子分離領域Ａには広い素子分離膜３２を形成し、前記狭い素子分離領域Ｂには狭い素子分離膜３３を形成する段階と、前記第１物質層２４及びパッド酸化膜２２（図７参照）を取り除く段階とよりなる。
【００１９】
この際、前記絶縁物質層は化学気相蒸着法（ＣＶＤ）で蒸着された酸化物で形成する。かつ、前記広い素子分離膜３２の表面は平坦に形成される。
したがって、本発明による素子分離膜の形成方法によると、広い素子分離領域の中央に酸化レーザー３０を形成して初期のグローバル段差を縮めることによりＣＭＰ工程のマージンを充分に確保でき、その上、広い素子分離領域で発生するディシング現象を防止することができる。
【００２０】
図９乃至図１５は本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
図９はパターン３５を形成する工程を示す。この工程は、半導体基板３０の上にパッド酸化膜３２を形成する段階と、前記パッド酸化膜３２の上に第１物質層３４を形成する段階と、前記第１物質層３４の上に所定の食刻工程の間、前記第１物質層の食刻率とは異なる食刻率を有する物質（即ち、第１物質層３４に対する食刻選択率性の良い物質）を塗布して第２物質層３６を形成する段階と、前記第２物質層３６の上に所定の食刻工程に対して前記第２物質層３６の食刻率とは異なる食刻率を有する物質（即ち、前記第２物質層３６に対する食刻選択性の良い物質）を塗布して第３物質層３８を形成する段階と、半導体基板３０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された前記第１乃至第３物質層を食刻することによりパターン３５を形成する段階とよりなる。
【００２１】
この際、前記第１物質層３４はシリコンナイトライドで形成し、前記第２物質層３６は酸化物を３００Å程度の厚さで塗布して形成し、前記第３物質層３８はシリコンナイトライドを４０００Å程度の厚さで塗布して形成する。
図１０はスペーサ４２及び埋め込み層４３を形成する工程を示す。この工程は、前記パターン３５が形成されている半導体基板３０の全面に酸化物を塗布することにより第４物質層を形成する段階と、前記第４物質層４０の上にシリコンナイトライドを塗布してスペーサ層（以後の工程によりスペーサ４２及び埋め込み層４３となる）を形成する段階と、前記スペーサ層を異方性食刻することにより広い素子分離領域Ａに隣接する前記パターン３５の側壁を覆うスペーサ４２と、半導体基板３０の狭い素子分離領域Ｂを完全に覆う埋め込み層４３を形成する段階と、広い素子分離領域Ａの半導体基板３０を酸化させることにより広い素子分離領域Ａの中央部に酸化レーザー４４を形成する段階とよりなる。
【００２２】
図１１は図６のスペーサ４２、埋め込み層４３、第４物質層４０及び第３物質層３８を取り除いた後の断面図である。
図１２は広いトレンチ１及び狭いトレンチ２を形成する工程を示す。ここで、酸化レーザー４４及び第２物質層３６を食刻マスクとして前記半導体基板３０を異方性食刻することにより広い素子分離領域Ａに広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する。
【００２３】
この際、前記広いトレンチ１及びセマイトレンチ２は図７で示したような形態で形成される。
図１３はトレンチ１、２が形成されている半導体基板３０の全面にＣＶＤ方式で酸化物を塗布して絶縁物質層４６を形成した後の断面図である。
図１４は広い素子分離膜４８及び狭い素子分離膜４９を形成する工程を示すものであり、前記第１物質層３４の表面が露出されるまで前記絶縁物質層４６（図１３参照）をＣＭＰすることにより、広い素子分離領域Ａには広い素子分離膜４８を形成し、狭い素子分離領域Ｂには狭い素子分離膜４９を形成する。
【００２４】
この際、第２物質層３６（図１３参照）も共に取り除かれる。
図１５は第１物質層３４（図１４参照）及びパッド酸化膜３２（図１４参照）を取り除いた後の断面図である。前記図１５を参照すると、前記広い素子分離膜４８の表面は平坦に形成されていることが判る。
図１６乃至図４３は本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【００２５】
図１６はパターン４９を形成する工程を示す。この工程は、半導体基板４０の上にパッド酸化膜４２を形成する段階と、前記パッド酸化膜４２の上に第１〜第５物質層４４、４６、４８、５０及び５２を順次に蒸着する段階と、半導体基板４０の広い素子分離領域Ａ及び狭い素子分離領域Ｂの上に積層された前記物質層を食刻することによりパターン４９を形成する段階とよりなる。
【００２６】
この際、前記第１、第３及び第５物質層４４、４８、５２はシリコンナイトライドで形成し、前記第２及び第４物質層４６、５０は酸化物で形成する。
図１７はスペーサ５６、５８及び酸化レーザー６０を形成する工程を示す。この工程は、前記パターン４９が形成されている半導体基板４０の全面に酸化物を塗布して第６物質層５４を形成する段階と、前記第６物質層５４の上にシリコンナイトライドを塗布することによりスペーサ層（以後の工程により埋め込み層５８及びスペーサ層５６）を形成する段階と、前記スペーサ層を異方性食刻することにより広い素子分離領域Ａにはスペーサ５６を形成し、狭い素子分離領域Ｂには埋め込み層５８を形成する段階と、広い素子分離領域Ａの半導体基板を酸化させることによりその中央部に酸化レーザー６０を形成する段階とよりなる。
【００２７】
図１８は前記スペーサ５６、埋め込み層５８、第６物質層５４及び第５物質層５２を取り除いた後の断面図である。
図１９は広いトレンチ１、狭いトレンチ２及びスペーサ柱６２を形成する工程を示す。この工程は、半導体基板４０の上に残る物質層を食刻マスクとして前記半導体基板４０を異方性食刻することにより広い素子分離領域Ａには広いトレンチ１を形成し、狭い素子分離領域Ｂには狭いトレンチ２を形成する段階と、前記トレンチ１、２が形成されている半導体基板４０の全面に高温酸化物を塗布することによりスペーサ柱層（以後の工程によりスペーサ柱６２となる）を形成する段階と、前記スペーサ柱層を異方性食刻することにより前記トレンチ１、２の側壁にスペーサ柱６２を形成する段階とよりなる。
【００２８】
この際、スペーサ柱６２を形成するための異方性食刻工程により第４物質層５０は取り除かれる。
図２０では第３物質層４８（図１９参照）が取り除かれ、図２１のように前記図４０の結果物の全面に絶縁物質層５４を形成する。この際、前記絶縁物質層５４はＣＶＤ方式で塗布された酸化物で形成される。
【００２９】
図２２は広い素子分離膜６６及び狭い素子分離膜６８を形成する工程を示すものであり、前記第２物質層４４の表面が露出されるまで前記絶縁物質層５４（図２１参照）をＣＭＰすることにより、広い素子分離領域Ａには広い素子分離膜６６を形成し、狭い素子分離領域Ｂには狭い素子分離膜６８を形成する。
この際、前記広い素子分離膜６６及び狭い素子分離膜６８の表面は平坦であり、トレンチ側壁に形成されたスペーサ柱６２（図２１参照）を含む形態で形成される。
【００３０】
図２３は図２２の第２物質層４４及びパッド酸化膜４２を取り除いた後の断面図である。
【００３１】
【発明の効果】
したがって、本発明による素子分離膜及びその形成方法によると、ＣＭＰ工程のマージンは増え、デッシング現象は発生しない素子分離膜が得られる。
本発明は前記の実施例に限らず、多くの変形が本発明の技術的思想内において当分野の通常の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の素子分離膜の形成方法を説明するための断面図である。
【図２】従来の素子分離膜の形成方法を説明するための断面図である。
【図３】従来の素子分離膜の形成方法を説明するための断面図である。
【図４】本発明による素子分離膜を示す断面図である。
【図５】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図６】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図７】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図８】本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
【図９】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１０】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１１】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１２】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１３】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１４】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１５】本発明の第２実施例による素子分離膜の形成方法を説明するための断面図である。
【図１６】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１７】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１８】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図１９】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２０】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２１】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２２】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【図２３】本発明の第３実施例による素子分離膜の形成方法を説明するための断面図である。
【符号の説明】
１ 広いトレンチ
２ 狭いトレンチ
２０ 半導体基板
３０ 酸化レーザー
３２ 広い素子分離膜
３３ 狭い素子分離膜
Claims (3)
- （ａ）半導体基板上にパッド酸化膜、第１〜第５物質層を順次に積層する段階と、
（ｂ）第１素子分離領域及び前記第１素子分離領域より広い第２素子分離領域のパッド酸化膜が露出されるように前記第１〜第５物質層をパタニングすることにより前記第１乃至５物質層よりなるパターンを形成する段階と、
（ｃ）前記パターンが形成されている半導体基板の全面に第６物質層及びスペーサ層を積層する段階と、
（ｄ）前記スペーサ層を異方性食刻することにより前記第１素子分離領域のパッド酸化膜を完全に覆う埋め込み層と、前記第２素子分離領域と隣接する前記パターンの側壁を覆うスペーサを形成する段階と、
（ｅ）前記第２素子分離領域の半導体基板を酸化させることにより前記第２素子分離領域の中央部に酸化レーザーを形成する段階と、
（ｆ）前記埋め込み層、スペーサ、第５物質層及び第６物質層を取り除く段階と、
（ｇ）前記第１乃至第４物質層及び酸化レーザーを食刻マスクとして前記半導体基板を食刻することによりトレンチを形成する段階と、
（ｈ）前記トレンチが形成されている半導体基板の全面に第１絶縁物質層を形成する段階と、
（ｉ）前記第１絶縁物質層を異方性食刻することにより前記トレンチの側壁にスペーサ柱を形成する段階と、
（ｊ）前記第３物質層を取り除く段階と、
（ｋ）前記半導体基板の全面に第２物質層を形成する段階と、
（ｌ）前記第１物質層の表面が露出されるまで前記第２絶縁物質層をポリシングすることにより前記第１素子分離領域には第１素子分離膜を形成し、前記第２素子分離領域には第２素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜の形成方法。 - 前記第１、第３及び第５物質層とスペーサ層は前記第２、第４及び第６物質層に対する食刻選択性の良い物質で形成されることを特徴とする請求項１に記載の半導体素子の素子分離膜の形成方法。
- 前記第１、第３及び第５物質層とスペーサ層はシリコンナイトライドで形成され、前記第２、第４及び第６物質層は酸化物で形成されることを特徴とする請求項２に記載の半導体素子の素子分離膜の形成方法。
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