KR100297667B1 - 반도체장치의제조방법 - Google Patents
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Abstract
소자분리폭 및 활성영역의 폭의 대소에 관계 없이, 표면의 평탄화가 개선된 매립 절연막에 의해 소자분리영역을 재현성 양호하게 형성할 수 있는 반도체장치의 제조방법을 제공한다.
반도체기판상에 에칭스톱층을 형성하여, 활성영역으로 되는 영역의 상기 에칭스톱층은 잔존시키고, 소자분리영역으로 되는 영역의 에칭스톱층은 제거하도록 상기 에칭스톱층을 패터닝한후, 소자분리영역으로 되는 영역에 홈을 형성하여, 상기 반도체기판상에 홈의 깊이 이상의 막두께의 절연막을 퇴적하고, 소정의 영역에 구멍을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 이용하여, 상기 절연막을 부분적으로 에칭하고, 상기 레지스트 패턴을 제거한 후, 얻어진 반도체기판상에 존재하는 절연막을 연마하여 평탄화함에 의해 완료되는 반도체장치의 제조방법이 개시된다.
Description
본 발명은, 반도체장치의 제조방법에 관한 것으로, 더 구체적으로, 반도체장치의 소자분리영역을 평탄하고 균일한 막두께로 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
종래의 반도체장치에의 소자분리영역을 형성하는 방법에 대해서 설명한다.
먼저, 도 5(a)에 도시된 바와같이, P형 기판(701)상에 패드산화막(702), 에칭스톱층(703)을 순차 퇴적한 후, 레지스트(708)를 마스크로 이용하여, 소자분리영역으로 되는 영역상의 에칭스톱층(703) 및 패드산화막(702)을 에칭제거한다.
다음, 도 5(b)에 도시된 바와같이, 레지스트(708)를 마스크로 이용하여, 반도체기판(701)을 에칭하여, 홈(704)을 형성한다. 레지스트(708)를 제거한 뒤, 열산화법에 의해 홈(704)내에 제 2의 얇은 산화막(705)을 형성한다.
이어서, 도 5(c)에 도시된 바와같이, 얻어진 반도체기판(701)상에 매립 절연막으로 되는 절연막(706)을 퇴적한다. 이때, 반도체기판(701)상의 에칭스톱층(703) 및 그 주변의 영역에 존재하는 절연막표면(706a)은 다른 영역에 존재하는 절연막(706)의 표면에 비교하여 높게 되어 있다.
다음에, 도 5(d)에 도시된 바와같이, 절연막(706)의 표면을 에칭스톱층 표면(703a)이 노출될때까지 CMP법에 의해 연마한다. 이에 따라, 표면이 평탄한 매립 절연막(707)에 의해 소자분리영역을 형성할 수 있다.
그러나, 상기 방법에 의한 매립 절연막의 평탄화의 정도는, 소자분리영역 및 활성영역등의 패턴에 크게 의존한다.
요컨대, 도 6에 도시된 바와같이, 홈의 폭이 넓은(소자분리폭이 큰) 영역에서는, 평탄화공정에서, 특히 홈(704)의 중앙부(M)의 절연막(706)이 연마되어, 절연막(706) 박막화되는 소위 디싱(dishing) 현상이 야기되는 문제가 있다. 그 결과, 절연막(706)의 막두께가, 소자분리영역의 폭이 큰 영역에서는 얇고, 소자분리영역의 폭이 작은 영역에서는 두껍게 되어, 절연막(706)의 표면에 고저차를 초래하여, 그 후에 그 영역상에 형성되는 배선등의 패터닝을 곤란하게 한다. 또한, 절연막(706)이 박막화됨으로써, 기판-배선 사이의 용량이 증대하여, 회로동작에 지연이 발생하는 문제가 생긴다.
또한, 도 6에 도시된 바와같이, 활성영역이 밀집하여 있는 영역을 평탄화하도록 절연막(706)을 연마하면, 활성영역이 고립되어 협소한 영역에서는, 활성영역상의 에칭스톱층(703)이 완전히 연마되어, 반도체기판(701) 표면을 연마하게 된다. 그 결과, 그 영역상에 형성된 소자의 전기적특성이 열화되는 문제도 생긴다.
또한, 도 7에 도시된 바와같이, 활성영역의 폭이 다른 패턴이 혼재하는 경우에는, 절연막(706)을 CMP법으로 연마할 때, 활성영역의 폭이 넓은 영역상의 절연막(706)이 완전히 제거되지 않고, 연마 도중임에도 불구하고, 활성영역의 폭이 좁은 영역상의 절연막(706)이 완전히 제거되어, 그위의 에칭스톱층(703)도 완전히 제거되어 버리는 문제도 생긴다.
이에 대하여, 일본국 공개 특허 공보 제8-46032호에서는, 비교적 간단한 공정에 의해, 소자분리영역의 표면을 평탄화하는 방법이 제안되어 있다.
이 방법에 의하면, 먼저, 도 8(a)에 도시된 바와같이, P형 반도체기판(101)상에 패드 산화막(102), 폴리실리콘막으로 이루어지는 에칭스톱층(103)을 퇴적한 후, 레지스트(도시하지 않음)를 마스크로 이용하여, 소자분리영역으로 되는 영역의 에칭스톱층(103), 패드산화막(102) 및 반도체기판(101)을 순차 에칭하여, 반도체기판(101)에 홈(104)을 형성한다. 이에 따라, 반도체기판(101)위에 메사(mesa)부가 형성된다. 그 후, 레지스트를 제거한다.
다음에, 도 8(b)에 도시된 바와같이, 얻어진 반도체기판(101)의 표면 전면에 열산화법에 의해 제 2의 얇은 산화막(105)을 형성하여, 바이어스 ECR법(전자 사이크트론 공명법)에 의해 매립 절연막(106), 또한 폴리실리콘막으로 이루어지는 에칭스톱층(107)을 퇴적한다.
계속해서, 도 8(c)에 도시된 바와같이, 실리콘 연마기술을 이용하여 에칭스톱층(107)의 볼록부를 평탄화하여, 매립 절연막(106)의 볼록부 표면을 노출시킨다.
다음에, 도 8(d)에 도시된 바와같이, 에칭스톱층(107)을 마스크로 이용하여, RIE(반응성 이온 에칭)법에 의해 매립 절연막(106)을 에칭스톱층(103)이 노출될 때까지 에칭한다.
그 후, 도 8(e)에 도시된 바와같이, 에칭스톱층(103)의 노출부 및 에칭스톱층(107)을 제거한다.
상기 공정에 의해, 반도체기판(101)의 메사부상에, 매립 절연막(106)의 돌기부(l09)와 에칭스톱층(103)의 잔존부(110)가 형성된다.
계속해서, 도 8(f)에 도시된 바와같이, 얻어진 반도체기판(101) 표면을 연마하여 평탄화한다. 또한, 연마할때, 면적이 작은 부분은 연마압력이 높게 되기 때문에 용이하게 연마할 수 있다. 따라서, 매립 절연막(106)의 돌기부(109) 및 에칭스톱층(103)의 잔존부(110)를 반도체기판(101)의 요철패턴에 의존하지 않고 용이하게 제거할 수 있다.
그러나, 이 방법에서는, 도 8(c)에 도시된 바와같이, 에칭스톱층(107)의 볼록부를 평탄화하여 매립 절연막(106)의 볼록부를 노출시킬 때, 홈(104)의 폭이 넓은(소자분리폭이 큰) 경우에, 도 9(a)에 도시된 바와같이, 디싱 현상이 발생되어, 홈(104)내의 매립 절연막(106)이 노출되는 문제가 생긴다.
그 결과, 도 9(b)에 도시된 바와같이, 후속 공정인 RIE법에 의한 에칭시에, 매립 절연막(106)의 노출된 부분이 에칭되어, 이 부분의 매립 절연막(106)이 홈 형태로 제거되어, 매립 절연막(106)에 단차가 생기게 됨으로써, 후 공정에서의 패터닝을 곤란하게 하는 문제가 생긴다.
본 발명은, 상기 과제를 감안하여 행해진 것으로서, 소자분리폭 및 활성영역의 폭의 대소에 관계 없이, 표면의 평탄화가 개선된 매립 절연막에 의해 소자분리영역을 재현성 양호하게 형성할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 반도체기판상에 에칭스톱층을 형성하는 공정, 활성영역으로 되는 영역의 에칭스톱층은 잔존시키고, 소자분리영역으로 되는 영역의 에칭스톱층은 제거하도록 에칭스톱층을 패터닝한 후, 계속해서 소자분리영역으로 되는 영역에 홈을 형성하는 공정,
반도체기판상에 홈의 깊이 이상의 막두께의 절연막을 퇴적하는 공정,
소정 폭 이상의 소자분리영역에 인접한 활성영역상에 구멍을 갖는 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 이용하여, 절연막을 에칭하는 공정,
상기 레지스트 패턴을 제거한 후, 얻어진 반도체기판상에 존재하는 절연막을 연마하여 평탄화하는 공정으로 이루어지는 반도체장치의 제조방법이 제공된다.
또한, 별도의 관점에서, 본 발명에 의하면, 복수의 반도체기판을 제공하는 웨이퍼상에 에칭스톱층을 형성하는 공정,
활성영역으로 되는 영역 및 웨이퍼 주변영역의 에칭스톱층은 잔존시키고, 소자분리영역으로 되는 영역의 에칭스톱층은 제거하도록 상기 에칭스톱층을, 레지스트 패턴을 마스크로 이용하여 패터닝한 후, 계속해서 소자분리영역으로 되는 영역에만 홈을 형성하는 공정,
상기 웨이퍼상에 홈의 깊이 이상의 막두께의 절연막을 퇴적하는 공정,
소정 폭 이상의 소자분리영역에 인접한 활성영역 및 웨이퍼 주변영역의 에칭스톱층 상에 구멍을 갖는 레지스트 패턴을 형성하여, 레지스트 패턴을 마스크로 이용하여, 절연막을 에칭하는 공정,
상기 레지스트 패턴을 제거한 후, 얻어진 웨이퍼상에 존재하는 절연막을 연마하여 평탄화하는 공정으로 이루어지는 반도체장치의 제조방법이 제공된다.
도 1은 본 발명의 반도체장치의 제조방법의 실시예를 설명하기 위한 주요부의 개략 단면 공정도,
도 2는 본 발명의 반도체장치의 제조방법의 실시예를 설명하기 위한 주요부의 개략 단면 공정도,
도 3은 본 발명의 반도체장치의 제조방법의 실시예를 설명하기 위한 웨이퍼의 평면도,
도 4는 본 발명의 반도체장치의 제조방법의 실시예를 설명하기 위한 주요부의 개략 단면도,
도 5는 종래의 반도체장치의 제조방법의 공정을 설명하기 위한 주요부의 개략 단면 공정도,
도 6은 도 5의 반도체장치의 제조방법에 있어서의 문제를 설명하기 위한 주요부의 개략 단면도,
도 7은 도 5의 반도체장치의 제조방법에 있어서의 별도의 문제를 설명하기 위한 주요부의 개략 단면도,
도 8은 종래의 별도의 반도체장치의 제조방법의 공정을 설명하기 위한 주요부의 개략 단면 공정도, 및
도 9는 도 8의 반도체장치의 제조방법에 있어서의 문제를 설명하기 위한 주요부의 개략 단면도이다.
본 발명의 반도체장치의 제조방법에 있어서, 반도체기판은 통상 반도체장치를 형성하는 경우에 사용되는 기판이라면, 그 재료는 특히 한정되지 않고, 실리콘, 갈륨등의 반도체, GaAs, InGaAs 등의 화합물반도체등을 들수 있다. 그중에서도, 실리콘 기판이 바람직하다. 이 반도체기판은, 복수의 반도체기판을 제공하는 웨이퍼의 형태라도 좋다.
먼저, 반도체기판상에 에칭스톱층을 형성한다. 에칭스톱층은 후술하는 소자분리영역을 형성하기 위해서 사용되는 매립 절연막을 에칭할 때에 그의 스토퍼로서 작용하게 되어, 후술하는 매립 절연막에 대해 선택비가 비교적 큰 것이 바람직하다. 통상, 실리콘질화막등을 들수 있다. 또한, 그의 막 두께는 선택비, 에칭방법, 에칭레이트 등에 의해 조정할 수 있지만, 예컨대 50nm∼20nm 정도가 바람직하다. 또한, 에칭스톱층은 예컨대 실리콘질화막의 경우에는, 실란가스와 질소가스를 사용한 CVD법등에 의해 형성할 수 있다. 또한, 에칭스톱층을 반도체기판상에 형성하는 경우에는, 미리 반도체기판 표면을 보호할 목적등으로, 보호막을 형성할 수 있다. 그때의 보호막은, 예컨대 실리콘산화막 등을, 막두께 5nm∼50nm 정도로 형성할 수 있다.
또한, 반도체기판이 웨이퍼 형태로 사용되는 경우에, 에칭스톱층은 반도체기판으로서 사용되지 않는 웨이퍼 주변영역에도 형성하는 것이 바람직하다.
다음에, 에칭스톱층을 패터닝한다. 예컨대, 포토레지스트를 이용하여, 소자분리영역으로 되는 영역상에 구멍을 가지며, 활성영역으로 되는 영역을 피복하는 레지스트 패턴을 형성하여, 그 레지스트 패턴을 마스크로 이용하여 에칭스톱층을 에칭함으로써 행할 수 있다.
또한, 반도체기판이 웨이퍼의 형태로 사용되는 경우에는, 웨이퍼 주변영역은 레지스트 패턴으로 피복하여, 에칭스톱층을 제거하지 않는 것이 바람직하다.
계속해서, 반도체기판의 소자분리영역으로 되는 영역에 홈을 형성한다. 이때 형성하는 홈은, 매립 절연막을 매설하여, 최종적으로 소자분리영역으로서 작용시키기 위해서 사용되는 것이다. 또한, 홈을 형성하기 위한 마스크는, 상기 에칭스톱층을 패터닝할 때에 사용한 레지스트 패턴을 계속해서 사용하는 것이 바람직하다. 홈의 깊이는, 완성된 반도체장치의 기능, 사용시의 전압의 크기, 반도체장치의 사이즈등에 의해 조정될 수 있으며, 예컨대 200nm∼500nm 정도가 권장된다.
또한, 반도체기판상에 절연막을 형성한다. 이 절연막은 소자분리영역을 형성하기 위한 매립 절연막으로서 작용하는 것으로서, 그 재료는, 예컨대 실리콘산화막, 실리콘질화막등의 여러가지의 것을 사용할 수 있다. 이 절연막은 홈을 완전히 매설할 필요가 있기 때문에, 그 막두께는 홈의 깊이 이상의 막두께로 될 필요가 있고, 또한 홈의 깊이와 에칭스톱층의 막두께의 합계보다도 두꺼운 것이 바람직하다. 예컨대, 홈의 깊이가 300nm 정도, 에칭스톱층의 막두께가 50nm인 경우에, 절연막의 막두께는 400nm∼600nm 정도로 될 수 있고, 또한 500nm 전후가 바람직하다.
다음에, 절연막상에 원하는 형상의 레지스트 패턴을 형성한다. 이 때의 레지스트 패턴의 형상은 소자분리영역이 넓은 영역, 소자분리영역이 좁은 영역 및 활성영역이 넓은 영역, 활성영역이 좁은 영역등의 모두 또는 하나가 혼재하는 경우에는, 활성영역의 폭에 관계 없이, 소정 폭 이상의 소자분리영역에 인접한 활성영역 위에 구멍을 갖는 형상이다. 바꾸어 말하면, 소정 폭 이상의 소자분리영역 위를 피복하는 형상이다. 또한, 이 레지스트 패턴은 소정 폭 미만의 소자분리영역이 존재하는 경우에는, 소정 폭 미만의 소자분리영역과, 이 영역에 인접한 활성영역 위에 다른 구멍을 갖고 있는 것이 바람직하다. 또한, 반도체기판이 웨이퍼의 형태로 사용되는 경우에는, 웨이퍼 주변영역에도 구멍을 갖고 있는 것이 바람직하다. 또한, 소정 폭 이상의 소자분리영역에 인접한 활성영역 위에 형성되는 레지스트 패턴의 구멍의 크기는, 활성영역의 크기보다 다소 작더라도 좋지만, 활성영역과 대략 동일한 크기인 것이 바람직하다. 여기서, 「소정폭」이란, 종래의 평탄화공정에서 디싱 현상을 발생시키는 정도의 폭을 의미하지만, 그 폭은, 주로 선행의 공정에서 반도체기판에 형성하는 홈의 깊이 및 반도체기판상에 형성하는 절연막의 막두께에 의해 결정할 수 있다. 구체적으로는, 홈의 깊이에 대응하여 결정된 절연막의 막두께의 거의 2배의 폭이 권장된다.
계속해서, 이 레지스트 패턴을 마스크로 이용하여, 절연막을 공지의 에칭방법으로 에칭한다. 이 때의 절연막의 에칭은, 에칭된 절연막의 표면이, 소정 폭이상의 소자분리영역에 존재하는 절연막의 표면보다도 낮은 위치가 되도록 행하는 것이 바람직하고, 또한 에칭스톱층의 표면이 완전히 노출되지 않는 정도, 요컨대, 에칭스톱층상에 절연막이 잔존하는 정도로 하는 것이 바람직하다.
이와 같이 절연막을 에칭함으로써, 소정 폭 이상의 소자분리영역에 인접한 활성영역의 주변부에 절연막의 날카로운 볼록부가 형성된다. 한편, 소정 폭 이상의 소자분리영역의 표면은 레지스트 패턴에 의해 피복되어 있기 때문에, 에칭에 의한 절연막의 막의 감소를 방지할 수 있다.
계속해서, 상기 레지스트 패턴을 제거한 후, 반도체기판상에 존재하는 절연막을 연마하여 평탄화를 행한다. 이 때의 절연막의 연마는, 활성영역(에칭스톱층)상에서는, 완전히 에칭스톱층의 표면이 노출되도록, 예컨대 CMP법으로 행한다.
또한, 선행 공정에서 에칭된 절연막의 표면이, 소정 폭 이상의 소자분리영역에 존재하는 절연막의 표면보다도 낮은 위치가 되도록 에칭되어 있는 경우에는, 이 공정에서의 절연막의 연마를, 절연막의 막두께의 제어에 의해 용이하게 제어할 수 있으므로, 오버에칭의 정도를 최소한으로 할 수 있어서, 에칭스톱층상에서 오버에칭이 일어났다고 해도, 에칭스톱층에 의해 그 오버에칭을 효과적이고도 확실하게 방지할 수 있다. 또한, 선행 공정에서, 미리 절연막이 에칭되어 있기 때문에, 이 공정에서의 연마 시간을 단축할 수 있으므로, 연마량의 면내의 불균형, 패턴의존성, 디싱 현상을 더욱 억제할 수 있다.
이하, 본 발명의 반도체장치의 제조방법을 도면을 참조하여 설명한다.
이 실시예에서는, 소자분리폭이 큰 영역과, 메모리 셀과 같은 소자분리폭이 작은 영역을 포함하는 반도체장치를 제조하는 방법에 대해 설명한다.
먼저, 도 1(a) 및 (aa)에 도시된 바와같이, P형 반도체기판상의 소자분리폭이 큰 영역(301)과 소자분리폭이 작은 영역(401)에, 막 두께 10nm의 패드산화막(302)(402)을 형성하고, 그 위에, 에칭스톱층(303)(403)으로 되는 막두께 80nm의 질화막을 형성한다. 다음, 에칭스톱층상에 레지스트를 도포하여, 원하는 형상으로 패터닝하여 레지스트 패턴(311)(411)을 형성한다. 이 레지스트 패턴(31 1)(411)을 마스크로 이용하여 소자분리영역으로 되는 영역의 에칭스톱층(303)(404), 패드산화막(302)(402)을 순차 에칭제거하여, 활성영역으로 되는 영역상에 에칭스톱층(303)(404), 패드산화막(302)(402)을 잔존시킨다.
계속해서, 도 1(b) 및 (bb)에 도시된 바와같이, 레지스트 패턴(311)(411) 을 마스크로 이용하여, 반도체기판(301)(401)을 에칭하여 깊이가 300nm 정도의 홈(304)(404)을 형성한다. 이에 따라, 반도체기판(301)(401)에는 에칭스톱층(303)(403) 바로 아래에 메사부가 형성된다. 이 경우, 도 3(a)에 도시된 바와같이, 복수의 반도체기판을 제공하는 웨이퍼의 주변부분은 레지스트 패턴(311)(411)으로 피복되어 있기 때문에, 에칭되지 않는다. 그 후, 레지스트 패턴(311)(411)을 제거하여, 열산화법에 의해 홈(304)(404)내에 막두께 10nm의 산화막(305)(405)을 형성한다.
다음에, 도 1(c) 및 (cc)에 도시된 바와같이, 에칭스톱층(303)(404) 및 홈(304)(404)을 포함하는 반도체기판(301)(401)상에 막두께 500nm 정도의 매립 절연막(306)(406)을 퇴적한다. 이 경우, 반도체기판(301)(401) 위의 에칭스톱층(303)(403) 위 및 그 주변의 영역에 존재하는 매립 절연막에 볼록부(306a)(406a)가 형성되어, 그 표면은 다른 영역에 존재하는 매립 절연막(306)(406)의 표면에 비교하여 높게 된다.
다음에, 도 1(d) 및 (dd)에 도시된 바와같이, 반도체기판(301)(401)상에 레지스트를 도포하고, 원하는 형상으로 패터닝하여 레지스트 패턴(312)을 형성한다. 이 때의 레지스트 패턴(312)의 형상은 소자분리폭이 큰 영역(301)(소정 폭 이상의 소자분리영역에 인접한 활성영역)상에 존재하는 에칭스톱층(303)상에 구멍을 가짐과 동시에, 소자분리폭이 작은 영역(401)상에도 구멍을 갖는다. 또한, 도 3(b)에 도시된 바와같이, 웨이퍼의 주변부분에도 구멍을 가지며, 웨이퍼 주변부분은 레지스트 패턴으로 덮어져 있지 않다. 여기서, 큰 소자분리폭은, 매립 절연막(306)(406)의 막두께의 약 2배 이상으로 한다. 소자분리폭이 매립 절연막(306)(406)의 막두께의 2배 이상으로 넓은 곳에서는, 홈(304)에 매립 절연막(306)이 완전히 매립되지 않고 홈(304)상의 매립 절연막(306)의 표면의 높이가 에칭스톱층(303)상의 매립 절연막(306) 표면의 높이보다 낮게 된다(도 1 (c) 참조). 따라서, 이러한 경우에는, 레지스트 패턴(312)에서 소자분리영역으로 되는 홈(304)을 피복함으로써, 매립 절연막(306)의 에칭을 방지해야 한다.
계속해서, 레지스트 패턴(312)을 마스크로 이용하여, 매립 절연막(306) (406)을 공지된 방법으로 에칭한다. 이 경우, 활성영역으로 되는 에칭스톱층(303)상의 매립 절연막(306)의 볼록부(306a)의 중앙부분이 에칭제거되어, 에칭스톱층(303)상에서 50nm 정도의 산화막(308)이 잔존하도록 에칭한다. 이에 따라, 에칭스톱층(303) 주변의 영역에 존재하는 매립 절연막(306)에 날카로운 볼록부(307)가 형성된다. 또한, 레지스트 패턴(312)이 존재하지 않는 영역(401)에서는 매립 절연막(406) 전면이 에칭되어, 산화막(308)과 같은 정도의 막두께로, 에칭스톱층(403)상에 산화막(408)이 잔존하게 된다.
또한, 반도체기판의 소자분리폭이 큰 영역(301)에 있어서, 활성영역의 폭이 큰(예컨대, 이 경우의 활성 영역의 폭은 종래의 평탄화 공정에서 디싱 현상을 발생시키는 정도의 폭을 의미하지만, 그 폭은 주로 주변의 활성 영역 및 소자분리영역의 패턴에 의해 결정된다) 경우에도, 도 4(b)에 도시된 바와같이, 에칭스톱층(303)상에 50nm 정도의 산화막(308)이 잔존하도록 에칭되어, 에칭스톱층(303)주변의 영역에 존재하는 매립 절연막에 날카로운 볼록부(307)가 형성된다.
또한, 매립 절연막(306)의 볼록부(306a)의 중앙부분을 에칭할 때, 에칭스톱층(303)상에 잔존시키는 산화막(308)의 표면의 높이는, 홈(304)내에 존재하는 매립 절연막(306)의 표면의 높이보다 낮은 것이 바람직하다. 본 실시예에서는, 홈(304)내에 존재하는 매립 절연막(306)의 표면의 높이는 반도체기판(301)표면에서 500nm 인 것에 대하여, 에칭스톱층(303)상에 잔존하는 산화막(308)의 표면의 높이는 440nm 으로 된다.
이 관계를 바꾸어 말하면, 다음의 식으로 나타낼 수 있다.
A> B
(여기서, A는 도 4(a) 및 (b)에 도시된 바와같이, 에칭스톱층(303)의 표면에서 홈(304)내의 매립 절연막(306)의 막두께를 나타내며, B는 에칭스톱층(303)상에 잔존하는 산화막(308)의 막두께를 의미한다).
이러한 조건을 만족하는 경우에는, 제조시의 절연막의 막두께의 격차를 고려하더라도, 활성영역의 면적(활성영역의 폭의 대소)에 관계 없이, 다음 공정에서 연마되는 연마 필요 막두께(최적연마량)는, 도 4(a)에 도시된 바와같이, 활성영역의 면적이 좁은 영역에서는 A로 된다. 이는, 이 영역에서는 소자분리영역의 비율이 많고, 좁은 활성영역은 소자분리영역으로 간주되기 때문에, 소자분리영역용의 연마가 진행되기 때문이다. 한편, 도 4(b)에 도시된 바와같이, 그 면적이 넓은 영역에서는, 에칭스톱층(303)상의 잔존하는 산화막(308)의 잔존치(B) 이상이 필요함으로써, 거의 A로 된다. 이는, 이 영역에서는 소자분리영역의 비율이 작기 때문에, 활성영역만이 존재하는 영역과 같다고 간주되기 때문이다. 따라서, 활성영역의 면적이 넓은 영역에서도, A의 값의 연마를 당하게 되지만, 에칭스톱층(303)의 면적이 넓기 때문에, A-B의 오버 연마에 견딜 수 있다.
그 후, 도 2(e) 및 (ee)에 도시된 바와같이, CMP법에 의해 매립 절연막(306)(406) 및 산화막(308)(408)을, 에칭스톱층(303)(403)이 노출될때까지 연마한다. 이에 따라, 매립 절연막(306)(406)의 노출면(306b)(406b)과, 에칭스톱층(303)(403)의 노출면(303a)(403a)을 거의 평탄화 할 수 있다.
다음에, 도 2(f) 및 (ff)에 도시된 바와같이, 에칭스톱층(303)(403) 및 패드산화막(302)(402)을 제거하여, 열산화법에 의해, 활성영역상에 막두께 10nm의 게이트산화막(309)(409)을 형성한다.
계속해서, 도 2(g) 및 (gg)에 도시된 바와같이, 게이트전극의 재료로 되는 인이 불순물로서 도프된 폴리실리콘막(310)(410)을 막두께 200nm이 되도록 퇴적하여, 레지스트 패턴(313)(413)을 형성한다.
그 후, 도 2(h) 및 (hh)에 도시된 바와같이, 레지스트 패턴(313)(413)을 마스크로 이용하여, 폴리실리콘막(310)(410)을 패터닝하여 게이트전극(310a)(410a)을 얻는다.
본 발명의 반도체장치의 제조방법에 의하면, 소자분리폭 및 활성영역의 폭이 다른 패턴이 혼재하는 경우에도, 소자분리폭의 대소 및 활성영역의 폭의 대소에 관계 없이, 표면이 평탄화된 매립 절연막에 의해 소자분리영역을, 재현성 양호하게 형성할 수 있다.
특히, 부분적으로 에칭된 절연막의 표면이, 소정 폭 이상의 소자분리영역에 존재하는 절연막의 표면보다도 낮은 위치가 되도록 에칭된 경우에는, 소자분리폭이 큰 영역에서도 에칭스톱층의 표면이 노출되기까지의 연마시간을, 매립 절연막의 막두께에 의해 용이하게 제어할 수 있기 때문에, 더욱 평탄화된 정밀도 양호한 반도체장치를 얻을 수 있다.
또한, 소자분리폭 및/또는 활성영역의 폭이 큰 패턴에 있어서도, 평탄화를 위해 매립 절연막을 연마하는 시간을, 실질적으로 매립 절연막의 막두께에 의해 용이하게 제어할 수가 있어서, 더욱 평탄화된 정밀도 양호한 매립 절연막을 형성할 수 있다.
또한, 미리 절연막을 부분적으로 에칭하기 때문에, 평탄화하기 위한 연마시간을 단축할 수 있다. 따라서, 오버에칭에 대비한 에치스톱층의 박막화가 가능해져, 제조비용을 절감할 수 있다.
또한, 연마의 제어성이 양호하게 되어, 단축화를 도모할 수 있기 때문에, 종래 문제로 되어 있는 소자분리형성 후의 디싱 현상을 억제할 수 있고, 기판-배선 사이의 용량의 증대를 피할 수 있음과 동시에, 배선층이나 게이트전극의 가공도 용이해져, 신뢰성이 높은 반도체장치를 제조할 수 있다.
또한, 일반적으로 CMP법을 사용한 경우에는, 웨이퍼 주변부의 연마레이트가 빠르게 되는 것에 기인하여, 연마후의 소자분리막 두께의 면내 균일성이 부족함에 대해, 본 발명의 방법에 의하면, 소자분리영역 형성을 위한 홈을 형성하는 경우에, 웨이퍼 주변부에도 레지스트 패턴을 잔존시켜, 웨이퍼 주변부의 연마를 억제하며, 웨이퍼 주변부에서의 스토퍼 효율(선택비)의 향상을 도모할 수 있고, 또한, 매립 절연막의 평탄화의 경우에, 웨이퍼 주변부에서도, 에칭스톱층상에서의 부분적인 매립 절연막의 에칭 후의 연마를 행할 수 있기 때문에, 면내 균일성을 향상시킬 수 있다.
Claims (10)
- 반도체기판상에 에칭스톱층을 형성하는 공정,활성영역으로 되는 영역의 상기 에칭스톱층은 잔존시키고, 소자분리영역으로 되는 영역의 에칭스톱층은 제거하도록 상기 에칭스톱층을 패터닝한 후, 계속해서 소자분리영역으로 되는 영역에 홈을 형성하는 공정,상기 반도체기판상에 홈의 깊이 이상의 막두께의 절연막을 퇴적하는 공정,소정 폭 이상의 소자분리영역에 인접한 활성영역상에 구멍을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 이용하여, 상기 절연막을 에칭하는 공정, 및상기 레지스트 패턴을 제거한 후, 얻어진 반도체기판상에 존재하는 절연막을 연마하여 평탄화하는 공정으로 이루어지는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 절연막이 홈의 깊이와 에칭스톱층의 막두께의 합계보다도 두꺼운 막두께를 갖는 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 소정 폭이 절연막의 막두께의 2배 이상인 반도체장치의 제조방법.
- 제 3 항에 있어서, 에칭된 절연막의 표면이, 소정 폭 이상의 소자분리영역에 존재하는 절연막의 표면보다도 낮은 위치가 되도록 절연막을 에칭하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 에칭스톱층상에 절연막이 잔존하도록 절연막을 에칭하는 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 소정 폭 미만의 소자분리영역과, 상기 영역에 인접한 활성영역 위에 다른 구멍을 갖는 레지스트 패턴을 이용하여, 절연막을 에칭하는 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항 있어서, 상기 절연막이 산화막인 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 에칭스톱층이 질화막인 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 연마는 CMP법으로 행해지는 반도체장치의 제조방법.
- 복수의 반도체기판을 제공하는 웨이퍼상에 에칭스톱층을 형성하는 공정,활성영역으로 되는 영역 및 웨이퍼 주변영역의 상기 에칭스톱층은 잔존시키고, 소자분리영역으로 되는 영역의 에칭스톱층은 제거하도록 상기 에칭스톱층을, 레지스트 패턴을 마스크로 이용하여 패터닝한 후, 계속해서 소자분리영역으로 되는 영역에만 홈을 형성하는 공정,상기 웨이퍼상에 홈의 깊이 이상의 막두께의 절연막을 퇴적하는 공정,소정 폭 이상의 소자분리영역에 인접한 활성영역상 및 상기 웨이퍼 주변영역의 에칭스톱층상에 구멍을 갖는 레지스트 패턴을 형성하여, 상기 레지스트 패턴을 마스크로 이용하여 상기 절연막을 에칭하는 공정, 및상기 레지스트 패턴을 제거한 후, 얻어진 웨이퍼상에 존재하는 절연막을 연마하여 평탄화하는 공정으로 이루어지는 반도체장치의 제조방법.
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