JP2000311937A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】基板上に形成された絶縁分離用溝もしくは配線
パターン形成により生じた段差を、ＣＭＰ技術を用いる
ことなく、溝もしくは配線間隙への絶縁材料埋め込み工
程段階ですべて平坦化を完了させるようにする。 【解決手段】基板１０１上にエッチングストッパ膜１０
３を堆積させ基板１０１上に絶縁分離溝１０４を形成
し、絶縁分離溝１０４底部から見たエッチングストッパ
膜１０３上面までの高さと同じ膜厚の第１の絶縁膜１０
６を堆積させ、この絶縁膜１０６をバイアスＥＣＲ−Ｃ
ＶＤ法で形成し、その後絶縁分離溝１０４以外の絶縁材
料を除去する。この時絶縁分離溝１０４とアクティブ素
子１０５領域の境界部に上端部に突起１０６ａが残留す
るが、さらにバイアスＥＣＲ−ＣＶＤ法で形成された第
２の絶縁膜１０８を、突起１０６ａの高さと同程度の膜
厚で堆積させることにより、突起１０６ａを無くしウェ
ハー全面を完全平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体素子の絶縁分離方法および配線層
間膜形成方法における基板表面上の平坦化方法に関す
る。

【０００２】

【従来の技術】一般に半導体装置の製造方法における、
半導体基板上の絶縁分離方法および配線層間膜形成方法
では、基板上に形成された絶縁分離溝や配線などの段差
部に対して埋め込まれた絶縁材料をいかに平坦化するこ
とができるかが重要な要素の一つとなっている。

【０００３】この半導体基板上の絶縁分離方法において
は、そのために通常半導体基板上に形成された絶縁分離
溝に絶縁材料を埋め込み、アクティブ素子領域上の絶縁
材料を除去するために化学的かつ機械的研磨技術（ＣＭ
Ｐ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）を使用した絶縁材料埋め込み方法が採用
されている。また配線層間膜形成方法においても、通常
配線間に絶縁材料を埋め込み、配線上の絶縁材料を一定
の膜厚に制御するためにＣＭＰを使用した絶縁材料埋め
込み方法が採用されている。

【０００４】しかし、これらの方法では素子形成や配線
層形成時に新たな問題が発生する。まず半導体基板上の
絶縁分離方法について説明する。通常半導体基板上に形
成される個々のアクティブ素子領域は、面積が異なるた
め、小さなアクティブ素子領域上の絶縁材料除去が完了
した時点では、大きなアクティブ素子領域上の絶縁材料
は完全に除去されていない。また逆に大きなアクティブ
素子領域上の絶縁材料除去が完了した時、小さなアクテ
ィブ素子領域上に対しては過剰の研磨が行われることに
なり、基板保護用絶縁膜さらには基板表面にまで研磨が
及ぶ危険がある。このため、半導体素子に生じた欠陥に
より素子の信頼性が損なわれてしまい、信頼性上十分と
は言えない。

【０００５】そこで、例えば特開平３−１４８１５５号
公報（以下、公知例という）には、個々のアクティブ素
子上に形成された絶縁材料をあらかじめ既知のエッチン
グ方法により除去した後、絶縁分離領域上の絶縁材料を
ＣＭＰ技術により除去し、ウェハー全面の平坦化を行う
ことが開示されている。この公知例を、図３により説明
する。この図３は、左側に広いトレンチ１４、右側に狭
いトレンチ１６を示している。

【０００６】図３（ａ）はシリコン窒化膜（Ｓｉ３Ｎ
４）のエッチングストッ膜１２をＣＶＤなどにより１０
０ｎｍ（ナノメータ）の厚さに付着したシリコン半導体
基板１０を示す。この基板１０にフォトジスト法により
パターンを形成して、図３（ｂ）のように、幅が１μｍ
より広いトレンチ１４と幅が１μｍより狭く約０．５μ
ｍの狭いトレンチ１６が、６００ｎｍの深さに形成され
る。これらトレンチ１４，１６を含む基板１０上に、図
３（ｃ）のように、ＣＶＤなどによりシリコン酸化膜
（ＳｉＯ２）の絶縁層１８を６００ｎｍの厚さに、さら
にその上層にポリシリコン層２０を１００ｎｍの厚さに
形成する。

【０００７】次に図３（ｄ）のように、広いトレンチ１
４の境界の外側のポリシリコンが除去されるまでＣＭＰ
（化学機械研磨）により研磨する。この図３（ｄ）の状
態で反応性イオンエッチング（ＲＩＥ）により、ＳｉＯ
２層１８と反応し、ポリシリコン層２０と反応しない異
方性エッチングを行うと、図３（ｅ）のように、ＳｉＯ
２層１８が除去され、ポリシリコン層２０によりマスク
された部分１８が残るが、狭いトレンチ１６はポリシリ
コン層２０が残らないので、トレンチ上で平坦になる。
この図３（ｅ）の状態のポリシリコン層２０下にＳｉＯ
２層１８の残った凸部のある基板１０を、ＣＭＰにより
研磨してその凸部を、図３（ｅ）のように平坦化する。

【０００８】この図３の場合、個々のアクティブ素子領
域の面積が異なっていても、あらかじめアクティブ素子
上の絶縁材料が除去されているため、個々のアクティブ
素子面積に依存すること無く、アクティブ素子上の絶縁
材料に対して過不足なく平坦化を行う事ができるとして
いるので、アクティブ素子の信頼性において一応の効果
を奏している。

【０００９】次に、配線層間膜形成方法における問題点
を説明する。通常配線層間膜形成においては、個々の配
線パターンの配線幅は異なるため、細い配線上と太い配
線上とではＣＭＰの研磨速度が異なり、一定時間のＣＭ
Ｐ処理後の細い配線上の絶縁材料残膜と太い配線上の絶
縁材料残膜とが異なってしまう。多層配線構造を有する
半導体装置では、異層間の配線を接続するための開口部
を設ける必要があるが、このとき下層配線上の絶縁膜の
膜厚が下層配線パターンに依存すると、各々の開口部の
深さが異なり、開口不良など電気的不良を引き起こす原
因となる。これら電気的不良を回避するため、回路設計
段階において配線幅に対して規制を設け、配線幅に対す
る配線上絶縁材料の膜厚依存をなくす方法もある。

【００１０】

【発明が解決しようとする課題】上述した図３の素子間
絶縁分離技術においては、個々のアクティブ素子領域上
の絶縁材料を除去した時点において絶縁分離領域上の絶
縁材料の形状が凸型に形成される。これら絶縁分離領域
上の凸型絶縁材料をＣＭＰ技術により除去する際に、新
たに凸型形状の突起物の欠けが発生し、この欠けた突起
物がＣＭＰにより基板表面に傷を発生させるという問題
をもたらしている。

【００１１】また配線層間膜形成においても配線幅の制
約により、回路設計における配線の自由度を妨げるなど
の問題がある。これら素子絶縁分離手法および配線層間
膜形成方法のいずれの問題点においても、基板表面に極
めて大きな段差が規則性なく様々な形状で形成され、こ
れらすべての段差をＣＭＰ処理で平坦化するところに原
因がある。

【００１２】本発明の主な目的は、基板上に形成された
絶縁分離用溝およびアクティブ素子上に絶縁材料を堆積
させた時点で発生する基板表面の段差を無くし、つまり
完全平坦化を行い、その後アクティブ素子領域を露出さ
せるために用いるＣＭＰ処理において、絶縁材料の欠け
による基板表面の欠陥発生を低減した半導体装置の製造
方法を提供することにある。

【００１３】本発明の他の目的は、基板上に形成された
配線パターン形成後のウェハー全面に絶縁材料を堆積さ
せた時点で発生する基板表面の段差を無くし、つまり完
全平坦化を行い、ウェハー全面に渡って配線パターンに
依存しない絶縁材料の膜厚制御を実現する半導体装置の
製造方法を提供することにある。

【００１４】本発明のさらに他の目的は、基板表面の平
坦化においてＣＭＰ技術を用いる事無く、完全平坦化を
実現する半導体装置の製造方法を提供することにある。

【００１５】

【課題を解決するための手段】本発明の半導体装置の製
造方法の構成は、半導体基板上にエッチングストッパ膜
を形成する工程と、前記エッチングストッパ膜から前記
基板にかかる深さの溝を形成する工程と、前記溝内に第
１の絶縁膜を埋め込む工程と、前記溝を含む前記基板上
にこの溝より広い領域に耐エッチング膜を形成しこの耐
エッチング膜以外の領域に存在する前記第１の絶縁膜を
除去する工程と、前記耐エッチング膜を除去して前記基
板上全面に第２の絶縁膜を形成し前記基板上を平坦化す
る工程とを有することを特徴とする。

【００１６】本発明の他の半導体装置の製造方法の構成
は、半導体基板上にアクティブ素子を形成し、前記アク
ティブ素子と配線層を接続するための開口部を形成する
工程と、前記開口部上に前記配線層となる配線材料を堆
積させる工程と、前記配線材料上にエッチングストッパ
膜を形成する工程と、前記エッチングストッパ膜および
前記配線材料をエッチングすることにより前記配線層と
その配線層の間隙を形成する工程と、前記配線層の間隙
に第１の絶縁膜を埋め込む工程と、前記配線層間隙より
広い領域に耐エッチング膜を形成してこの耐エッチング
膜以外の領域に存在する前記第１の絶縁膜を除去する工
程と、前記耐エッチング膜を除去して前記基板上全面に
第２の絶縁膜を形成し前記基板上を平坦化する工程とを
有することを特徴とする。

【００１７】

【発明の実施の形態】図１は本発明の一実施形態を説明
する半導体装置の断面図である。この実施形態の基板上
の絶縁分離用溝の平坦化方法は、まず半導体基板１０１
上にエッチングストッパ膜１０３を堆積させた後、基板
上に絶縁分離用溝１０４を形成する（図１（ｃ））。絶
縁分離溝１０４の底部から見たエッチングストッパ膜１
０３上面までの高さと同じ膜厚の第１の絶縁膜１０６を
堆積させる（図１（ｄ））。ここで堆積させる第１の絶
縁膜１０６は、バイアスＥＣＲ−ＣＶＤ法（Ｅｌｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ―Ｃ
ＶＤ）により形成された絶縁膜を採用する。この絶縁膜
１０６は、マイクロ波２．４５ＧＨｚ、磁場８７５Ｇの
高密度プラズマ雰囲気中で絶縁材料のデポジションと４
５度方向へのエッチングを反復しながら所望の膜厚を得
るものであり、微細な間隙を有する絶縁分離溝１０４や
配線の間隙への埋め込み性を向上させることができる。

【００１８】その後絶縁分離溝１０４を含む基板上にこ
の溝より広い領域に耐エッチング膜１０７を形成しこの
耐エッチング膜１０７以外の領域に存在する第１の絶縁
膜１０６を除去する（図１（ｅ））。次に耐エッチング
膜１０７を除去すると、絶縁分離溝１０４とアクティブ
素子領域の境界部には上端部に鋭角の形状をもつ第１の
絶縁膜１０６の一部で形成される突起が残留することに
なる。さらに、バイアスＥＣＲ−ＣＶＤ法により形成さ
れた第２の絶縁膜１０８を突起の高さと同程度の膜厚で
堆積させることにより、突起は無くなりこの時点でウェ
ハー全面を完全平坦化できる（図１（ｆ））。つまり本
発明による基板１０１上の絶縁分離用溝１０４の平坦化
方法においては、ＣＭＰ技術を用いることなく、ウェハ
ー全面をほぼ平坦化できるということを特徴としてい
る。

【００１９】従って、本実施形態では、絶縁分離溝１０
４への第１の絶縁膜１０６の堆積により生じた基板上の
段差を、第２の絶縁膜１０８を以って平坦化することが
できるため、ＣＭＰ技術によりウェハー全面のアクティ
ブ素子上の第１の絶縁膜１０６、第２の絶縁膜１０８を
除去しようとしても、基板表面に鋭角の突起を有する絶
縁材料はなく、絶縁材料の欠けが発生することもない。
その結果アクティブ素子上の絶縁膜除去を、基板表面へ
の傷を発生させることなく、さらに過不足なく均一に且
つ容易に行うことができるという効果も得られる。

【００２０】図２は本発明の第２の実施形態を説明する
断面図である。第１の実施形態ではアクティブ素子間の
絶縁分離に適応したが、本実施形態では、配線間への絶
縁材料の埋め込みについて適応したものてある。まず基
板２０１上にアクティブ素子を形成し、さらに層間絶縁
膜を形成した後、このアクティブ素子と配線層を接続す
るための開口部を設ける（図示せず）。配線材料２１１
およびエッチングストッパ膜２０３を順次形成した後
（図２（ａ））、フォトレジストにより配線層２０５を
パターンニングし、エッチングストッパ膜２０３、配線
材料２１１を除去することにより配線層２０５を形成す
る（図２（ｃ））。配線層底部から見たストッパ上面ま
での高さと同じ膜厚の第１の絶縁膜２０６を堆積させる
（図２（ｄ））。ここで堆積させる第１の絶縁膜２０６
はバイアスＥＣＲ−ＣＶＤ法により形成された絶縁膜を
採用する。

【００２１】その後配線層間隙２０４より広い領域に耐
エッチング膜２０７を形成してこの耐エッチング膜以外
の領域に存在する第１の絶縁膜２０６を除去する（図２
（ｅ））。次に耐エッチング膜２０７を除去すると、配
線間隙２０４と配線２０５の境界部には上端部に鋭角の
形状をもつ第１の絶縁膜２０６の一部で形成される突起
２０６ａが残留することになる。さらにバイアスＥＣＲ
−ＣＶＤ法により形成された第２の絶縁膜２０８を突起
２０６ａの高さと同程度の膜厚で堆積させることによ
り、突起２０６ａは無くなりこの時点でウェハー全面を
完全平坦化できる（図２（ｆ））。

【００２２】つまり本発明による配線層間膜形成におけ
る平坦化方法においても、ＣＭＰ技術を用いることな
く、ウェハー全面を完全平坦化できるということを特徴
としている。

【００２３】従って、本実施形態によれば、配線間隙へ
の第１の絶縁膜の堆積により生じた基板上の段差を、第
２の絶縁膜を以って平坦化することができるため、ＣＭ
Ｐ技術によりウェハー全面の配線上の絶縁膜厚を調整す
る場合、基板表面に鋭角の突起を有する絶縁材料はな
く、絶縁材料の欠けが発生することもない。その結果基
板表面に傷を与えることなく、均一且つ容易に絶縁膜厚
の調整を行うことができるという効果も得られる。

【００２４】さらに、本実施形態によれば、絶縁分離溝
（もしくは配線間隙）以外の絶縁材料を除去する際には
絶縁分離溝（もしくは配線間隙）上に耐エッチング性材
料を形成するが、この形成領域は絶縁分離溝（もしくは
配線間隙）領域よりも若干広く形成するのが特徴であ
る。つまり耐エッチング性材料のパターンニングは絶縁
分離溝（もしくは配線間隙）に対して自己整合的に行わ
れるものではないため、微少のずれが生じる。仮に耐エ
ッチング性材料が絶縁分離溝（もしくは配線間隙）と同
一パターンで形成された場合、前述した微少のずれによ
り絶縁分離溝（もしくは配線間隙）内部に耐エッチング
性材料で覆われない部分が発生し、後工程における絶縁
材料除去において、絶縁分離溝（もしくは配線間隙）内
部の絶縁材料までも除去され間隙が発生してしまう。絶
縁分離溝（もしくは配線間隙）に対して耐エッチング性
材料を微少ずれ分だけ広く形成することにより、絶縁分
離溝内部の間隙の発生を防止することができるという効
果が得られる。

【００２５】

【実施例１】次に図１の実施例としてのアクティブ素子
の絶縁分離層形成工程を説明する。半導体基板１０１上
には、厚さ１００ｎｍ（ナノメータ）程度の例えばシリ
コン酸化膜からなる基板保護用絶縁膜１０２ および厚
さ１００ｎｍ程度の例えばポリシリコンからなるエッチ
ングストッパ絶縁膜１０３が堆積されている（図１
（ａ））。このときストッパ絶縁膜１０３は後工程にお
ける第１の絶縁膜１０６に対して、耐エッチング性を有
するエッチングストッパの役割がある。なお基板の保護
用絶縁膜１０２はストッパ絶縁膜１０３により基板１０
１が保護される場合には必要ない。

【００２６】次に基板１０１上の保護用絶縁膜１０２、
ストッパ絶縁膜１０３の一部を除去した後（図１
（ｂ））、半導体基板１０１に深さ３００ｎｍ程度の絶
縁分離溝１０４を形成する。ここでバイアスＥＣＲ−Ｃ
ＶＤ法を用いてシリコン酸化膜からなる第１の絶縁膜１
０６を、絶縁分離溝１０４底部から見たストッパ絶縁膜
１０３上面までの高さと同程度、つまりストッパ絶縁膜
１０３：１００ｎｍ＋絶縁分離溝１０４：３００ｎｍ＝
４００ｎｍの膜厚で堆積させる（図１（ｃ））。

【００２７】このバイアスＥＣＲ−ＣＶＤ法によるシリ
コン酸化膜などの絶縁膜は、マイクロ波２．４５ＧＨ
ｚ、磁場８７５Ｇによる高密度プラズマ雰囲気中で絶縁
材料のデポジションと４５度方向へのエッチングを反復
しながら所望の膜厚を得るものであり、微細な間隙を有
する絶縁分離溝や配線間への埋め込み性が向上するとい
う効果がある。この成膜条件の一例としては、高密度プ
ラズマ雰囲気は、Ａｒ１１０ｓｃｃｍ、Ｏ２１４０ｓｃ
ｃｍ、ＳｉＨ４７０ｓｃｃｍ、ＲＦ Ｐｏｗｅｒ２００
０Ｗ、Ｂｉａｓ Ｐｏｗｅｒ ２４００Ｗとしている。
これにより絶縁分離溝１０４内部の第１の絶縁膜１０６
の上面とアクティブ素子１０５領域上のストッパ絶縁膜
１０３の高さがほぼ同程度になる。

【００２８】また絶縁分離溝１０４とアクティブ素子１
０５の境界部にはほぼ４５度の傾斜を有する第１の絶縁
膜１０６が形成される（図１（ｄ））。次に絶縁分離溝
１０４上に絶縁分離溝１０４幅よりも１００ｎｍ程度広
い領域に第１の絶縁膜１０６に対して耐エッチング性を
有する耐エッチング膜１０７（例えば、シリコン窒化膜
やフォトレジスト）を形成し、絶縁分離溝１０４以外の
領域、つまりアクティブ素子１０５領域上の第１の絶縁
膜１０６を除去する。

【００２９】ここで耐エッチング膜１０７の領域を絶縁
分離溝１０４より広げる理由は、耐エッチング膜１０７
のパターンニングは絶縁分離溝１０４に対して自己整合
的に行われるものではないため、微少のずれが生じる
が、耐エッチング膜１０７の領域を絶縁分離溝１０４内
部に対して、微少ずれ分だけ広くしておくことにより、
常に絶縁分離溝１０４上に耐エッチング膜１０７が存在
することになり、後工程における第１の絶縁膜１０６除
去の際に絶縁分離溝１０４内部の第１の絶縁膜１０６ま
でも除去され、空洞が発生するという不具合を防止する
ことができる。

【００３０】このとき図１（ｅ）に示すように、絶縁分
離溝１０４とアクティブ素子１０５領域の境界部におい
て、第１の絶縁膜１０６で形成された上端部に鋭角の形
状を有する突起１０６ａが発生する。この場合絶縁分離
溝１０４と耐エッチング膜１０７の被り量は１００ｎｍ
程度としたので、ストッパ絶縁膜１０３および絶縁分離
溝１０４上の平坦部から見た突起１０６ａ上端部の高さ
は、ほぼ１００ｎｍとなる。

【００３１】続いて耐エッチング膜１０７を除去する
と、ストッパ絶縁膜１０３上面および絶縁分離溝１０４
上の第４の絶縁膜１０６上面に対する突起１０６ａ上端
部が残る。つぎに、この突起１０６ａ上端部の高さと同
程度の膜厚で、つまり１００ｎｍの膜厚で第２の絶縁膜
１０８を堆積させる。ここで第２の絶縁膜１０８には、
バイアスＥＣＲ−ＣＶＤ法によるシリコン酸化膜などの
絶縁膜を採用する（図１（ｆ））。

【００３２】なぜならば、前述の通りバイアスＥＣＲ−
ＣＶＤ法によるシリコン酸化膜などの絶縁膜形成は、デ
ポジションと４５度方向へのエッチングを反復しながら
行うため、４５度に近い傾斜面に対しては殆んど堆積し
ないという特性がある。従って、第２の絶縁膜１０８
は、突起１０６ａのほぼ４５度の傾斜面に対して、ほと
んど堆積しない。つまり第２の絶縁膜１０８は、絶縁分
離溝１０４上の平坦部、アクティブ素子１０５領域上の
平坦部に堆積し、突起１０６ａには堆積しないため、第
２の絶縁膜１０８を堆積させても、基板１０１表面から
見た突起１０６ａ上端部の高さに変化はなく、結果とし
て第２の絶縁膜１０８堆積後は、突起１０６ａ上端部の
高さにおいて、ウェハー全面が完全に平坦化される。

【００３３】続いて、ＣＭＰ技術を用いてウェハー全面
の第２の絶縁膜１０８および第１の絶縁膜１０６の一部
を研磨し、ストッパ絶縁膜１０３表面を露出させる。Ｃ
ＭＰ処理直前のウェハー表面は、第２の絶縁膜１０８に
より完全平坦化されウェハー表面に突起がないため、Ｃ
ＭＰ処理における研磨圧力等による絶縁膜の欠けおよび
これに伴う基板表面への傷発生の抑制効果が格段に向上
していることが分かる。

【００３４】さらにストッパ絶縁膜１０３および保護用
絶縁膜１０２とともに絶縁分離溝１０４上の第１の絶縁
膜１０６を既知のエッチング法を用いて除去することに
より、アクティブ素子１０５領域の基板１０１表面露出
を完了する（図１（ｇ））。従って本実施形態では、Ｃ
ＭＰによる絶縁膜の欠けをなくし、その結果基板表面へ
の傷発生を低減することにより、半導体素子および素子
間アイソレーションの信頼性を向上できる。

【００３５】上記実施例において、ＣＭＰ技術を用いて
ストッパ絶縁膜１０３を露出させたが、ここでＣＭＰ技
術と既知のエッチング技術（Ｒｅａｃｔｉｖｅ Ｅｔｃ
ｈｉｎｇなどのドライエッチング技術や溶液を用いたウ
ェットエッチング技術）を併用してもよい。さらには既
知のエッチング技術のみを使用してストッパ絶縁膜１０
３を露出させることも可能であり、この場合、ＣＭＰ処
理に伴う基板表面への傷など様々な不具合要因を排除す
ることができ、さらに半導体装置の信頼性を向上させる
ことができる。

【００３６】

【実施例２】次に、配線間への絶縁材料の埋め込みにつ
いても適応した図２に対応する実施例を説明する。まず
前提として、半導体基板２０１上にアクティブ素子を形
成した後、ウェハー全面を層間絶縁膜で覆い、アクティ
ブ素子と配線の接続を行うための開口部を設ける（図示
せず）。

【００３７】次にウェハー全面に配線材料２１１を３０
０ｎｍ程度堆積させ、さらにウェハー全面にシリコン酸
化膜で構成される膜厚１００ｎｍ程度の配線保護用絶縁
膜２０２およびシリコン窒化膜で構成される膜厚１００
ｎｍ程度のエッチングストッパ膜２０３を堆積させる
（図２（ａ））。このときエッチングストッパ膜２０３
は後工程における第１の絶縁膜２０６に対して、耐エッ
チング性を有するエッチングストッパ膜となり、また配
線保護用絶縁膜２０２は、エッチングストッパ膜２０３
により配線２０５が保護される場合には必要ない。

【００３８】次に基板２０１上の一部の絶縁膜２０２，
３を除去して配線間隙２０４を形成する（図２
（ｂ））。次にフォトレジストを用いて配線２０５をパ
ターンニングし、配線２０５以外の領域の第２の絶縁膜
２０３、第１の絶縁膜２０２、および配線材料２１１を
除去する（図２（ｃ））。

【００３９】続いてウェハー全面に対してバイアスＥＣ
Ｒ−ＣＶＤ法を用いてシリコン酸化膜からなる第１の絶
縁膜２０６を、配線２０５底部から見たエッチングスト
ッパ膜２０３上面の高さと同程度、つまり配線２０５膜
厚：３００ｎｍ＋エッチングストッパ膜２０３膜厚：１
００ｎｍ＝４００ｎｍの膜厚で堆積させる。これにより
配線間隙２０４に埋め込めれた第１の絶縁膜２０６の上
面と配線２０５上のエッチングストッパ絶縁膜２０３の
高さがほぼ同程度になる。また配線間隙２０４と配線２
０５の境界部にはほぼ４５度の傾斜を有する第１の絶縁
膜２０６が形成される（図２（ｄ））。

【００４０】次に配線間隙２０４上に配線間隙２０４幅
よりもやや広い１００ｎｍ程度の領域に、第１の絶縁膜
２０６に対して耐エッチング性を有する耐エッチング膜
２０７を形成し、配線２０５上の第１の絶縁膜２０６を
除去する（図２（ｅ））。

【００４１】ここで耐エッチング膜２０７の領域を配線
間隙２０４幅より広げる理由は、耐エッチング膜２０７
のパターンニングは配線２０５に対して自己整合的に行
われるものではないため、微少のずれが生じるが、耐エ
ッチング膜２０７の領域を配線間隙２０４幅に対して、
微少ずれ分だけ広くしておくことにより、常に配線間隙
２０４上に耐エッチング膜２０７が存在することにな
り、後工程における第３の絶縁膜２０６除去の際に配線
間隙２０４に埋め込まれた第１の絶縁膜２０６までも除
去され空洞が発生するという不具合を防止することがで
きる。

【００４２】このとき図２（ｅ）に示すように、配線２
０５と配線間隙２０４との境界部において、第１の絶縁
膜２０６で形成された上端部に鋭角の形状を有する突起
２０６ａが発生する。この場合配線間隙２０４と耐エッ
チング膜２０７の被り量は１００ｎｍ程度としたので、
エッチングストッパ膜２０３および配線間隙２０４上の
平坦部から見た突起２０６ａ上端部の高さは、ほぼ１０
０ｎｍとなる。次に、耐エッチング膜２０７を除去して
突起２０６ａの高さとほぼ同程度の膜厚、つまり１００
ｎｍの膜厚で第２の絶縁膜２０８を堆積させる（図２
（ｆ））。

【００４３】ここで第２の絶縁膜２０８としてバイアス
ＥＣＲ−ＣＶＤ法により形成される絶縁膜を採用するこ
とにより、実施例１で説明したように、第２の絶縁膜２
０８堆積後は、突起２０６ａ上端部の高さにおいて、ウ
ェハー全面が完全に平坦化される。

【００４４】ここで配線２０５上の絶縁膜の膜厚を調整
するには、絶縁材料の追加堆積や、ＣＭＰ技術や既知の
エッチング技術を用いればよい。つまりウェハー全面に
おける完全平坦化は第２の絶縁膜２０８を堆積させた時
点で完了しているため、例えＣＭＰ処理を行ったとして
も、研磨圧力等による絶縁膜の欠けおよびこれに伴うウ
ェハー表面への傷発生は抑制され、且つ配線上の絶縁材
料の膜厚調整についても均一且つ容易に実施できるとい
う効果が格段に向上していることが分かる（図２
（ｇ））。

【００４５】本実施形態における配線２０５上の絶縁膜
の膜厚調整では、ＣＭＰ技術を用いたが、これに限定さ
れるものではなく、ＣＭＰ技術と既知のエッチング技術
を併用してもよい。さらに既知のエッチング技術のみを
使用して膜厚調整することも可能であり、この場合ＣＭ
Ｐ処理に伴う基板表面への傷など様々な不具合要因を排
除することができ、さらに半導体装置の信頼性を向上さ
せることができる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
素子間絶縁分離溝に絶縁材料を埋め込み、これを平坦化
する工程において、ＣＭＰ技術を用いた平坦化処理を行
う以前にウェハー全面の完全平坦化を完了させているの
で、ウェハー全面のアクティブ素子上の絶縁材料を均一
に且つ容易に除去できるとともに、ＣＭＰ処理に伴う絶
縁材料の欠けによる基板への欠陥発生を抑制しアクティ
ブ素子および絶縁分離領域における信頼性向上できると
いう効果がある。

【００４７】また本発明によれば、配線パターン間に絶
縁材料を埋め込み、これを平坦化する工程において、Ｃ
ＭＰ技術を用いた平坦化処理を行う以前にウェハー全面
の完全平坦化を完了できるので、絶縁材料の追加堆積や
ＣＭＰ技術および既知のエッチング技術により、すべて
の配線上の絶縁材料の膜厚を均一かつ容易に制御できる
という効果もある。

【００４８】さらに本発明によれば、素子間絶縁分離溝
や配線パターン間など半導体装置の製造工程中に発生す
る段差の完全平坦化において、必ずしもＣＭＰ技術を用
いる必要がないため、ＣＭＰ処理に起因する、絶縁材料
の欠けや剥がれ、またはＣＭＰ処理で使用される研磨材
による拡散汚染など半導体装置の信頼性の劣化要因をす
べて排除できるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施形態の製造工程を順次説明する半
導体装置の断面図である。

【図２】本発明の別の実施形態の製造工程を順次説明す
る半導体装置の断面図である。

【図３】従来例の半導体装置の製造工程を順次説明する
断面図である。

【符号の説明】

１０、１０１、２０１ 基板 １２、１０３、２０３ エッチングストッパ膜 １４、１６ トレンチ １８ 絶縁膜（ＳｉＯ２膜） ２０ ポリシリコン膜 １０２ 基板保護用絶縁膜 １０４ 絶縁分離溝 １０５ アクティブ素子 １０６、２０６ 第１の絶縁膜 １０６ａ、２０６ａ 突起 １０７、２０７ 耐エッチング膜 １０８、２０８ 第２の絶縁膜 ２０２ 配線保護用絶縁膜 ２０４ 配線間隙 ２０５ 配線層 ２１１ 配線材料

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にエッチングストッパ膜を
   形成する工程と、前記エッチングストッパ膜から前記基
   板にかかる深さの溝を形成する工程と、前記溝内に第１
   の絶縁膜を埋め込む工程と、前記溝を含む前記基板上に
   この溝より広い領域に耐エッチング膜を形成しこの耐エ
   ッチング膜以外の領域に存在する前記第１の絶縁膜を除
   去する工程と、前記耐エッチング膜を除去して前記基板
   上全面に第２の絶縁膜を形成し前記基板上を平坦化する
   工程とを有することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板上にアクティブ素子を形成
   し、前記アクティブ素子と配線層を接続するための開口
   部を形成する工程と、前記開口部上に前記配線層となる
   配線材料を堆積させる工程と、前記配線材料上にエッチ
   ングストッパ膜を形成する工程と、前記エッチングスト
   ッパ膜および前記配線材料をエッチングすることにより
   前記配線層とその配線層の間隙を形成する工程と、前記
   配線層の間隙に第１の絶縁膜を埋め込む工程と、前記配
   線層間隙より広い領域に耐エッチング膜を形成してこの
   耐エッチング膜以外の領域に存在する前記第１の絶縁膜
   を除去する工程と、前記耐エッチング膜を除去して前記
   基板上全面に第２の絶縁膜を形成し前記基板上を平坦化
   する工程とを有することを特徴とする半導体装置の製造
   方法。
3. 【請求項３】 エッチングストッパ膜は、第１の絶縁膜
   に対して耐エッチング性を有する材料である請求項１ま
   たは２記載の半導体装置の製造方法。
4. 【請求項４】 エッチングストッパ膜と基板または配線
   層との間に保護用絶縁膜を有している請求項１または２
   記載の半導体装置の製造方法。
5. 【請求項５】 第１の絶縁膜は、バイアスＥＣＲ−ＣＶ
   Ｄ法により形成された絶縁膜である請求項１または２記
   載の半導体装置の製造方法。
6. 【請求項６】 耐エッチング膜は、第１の絶縁膜に対し
   て耐エッチング性を有する材料からなる請求項１または
   ２記載の半導体装置の製造方法。
7. 【請求項７】 耐エッチング膜は、溝または配線間隙の
   領域よりも大きく形成され、その大きさは少なくとも前
   記耐エッチング膜のパターンニング時に発生する前記溝
   または配線間隙と前記耐エッチング膜のパターンずれの
   許容値以上である請求項１または２記載の半導体装置の
   製造方法。
8. 【請求項８】 第２の絶縁膜は、バイアスＥＣＲ−ＣＶ
   Ｄ法により形成された絶縁膜である請求項１または２記
   載の半導体装置の製造方法。
9. 【請求項９】 第２の絶縁膜の成膜量は、少なくとも耐
   エッチング膜のパターンニング時に発生する溝または配
   線間隙と前記耐エッチング膜のパターンずれの許容値以
   上である請求項１または２記載の半導体装置の製造方
   法。
10. 【請求項１０】 基板上に形成した第１の絶縁膜を含む
    第２の絶縁膜の各表面を化学機械的研磨により平坦化す
    る請求項１または２記載の半導体装置の製造方法。