JP3171166B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ分離法を
用いた半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来の半導体装置において、素子分離領
域の形成法としては主に選択酸化法であるＬＯＣＯＳ法
が用いられてきた。しかしながら、ＬＯＣＯＳ法ではバ
ーズビークによる寸法変換差が大きいため、素子の微細
化が困難であり、素子の高密度化の妨げとなっている。
そこで近年では、溝に素子分離用絶縁膜を埋め込むトレ
ンチ分離法の検討が進められている。

【０００３】上記トレンチ分離法では、トレンチ（溝）
への絶縁膜埋め込み技術と、その平坦化技術とがキープ
ロセスとなる。バイアスＥＣＲ−ＣＶＤ法は、基板に高
周波電圧を印加して低圧で高密度プラズマを形成し、ス
パッタエッチングしながら成膜を行うＣＶＤ法であり、
低温での高速成長が可能な上に、ウェットエッチング耐
性のある緻密な膜の形成が実現される。このＣＶＤ法に
よれば、狭い溝であってもボイドを発生させることなく
分離絶縁膜を形成することができる。従って、微細な溝
の埋設技術として有望である。また、平坦化技術として
は、化学的機械的研磨（ＣＭＰ）が、半導体基板全面に
わたってグローバルな平坦化可能な技術として利用され
ている。この両技術を組み合わせることによって、微細
なトレンチ分離を半導体基板全面にわたって形成するこ
とが可能となる。

【０００４】しかしながら、上記利点を生かし、バイア
スＥＣＲ−ＣＶＤ絶縁膜により溝４を埋設した場合、図
３（ｃ）に示すような堆積絶縁膜６の膜厚にパターン依
存性が生じるという欠点があった。すなわち、凸部（ア
クティブ領域）の面積が狭い場合には、少量の絶縁膜６
しかアクティブ領域上に堆積されないが、広い場合には
幅広く多量の絶縁膜６が堆積される。これは、上記方法
がＣＶＤによる堆積とアルゴンイオン等によるスパッタ
エッチングを同時に行っているが、スパッタエッチング
レートが角度依存性を有し、平坦面に対しては小さく、
４５°付近で最大になるために生じる。

【０００５】このような堆積絶縁膜厚のパターン依存性
を有する構造をＣＭＰした場合、ＣＭＰ研磨レートのパ
ターン依存性が生じ、大面積アクティブ領域では研磨レ
ートが遅く、小面積アクティブ領域では相対的に速くな
る。これは、ＣＭＰ時にそれぞれのパターンにかかる圧
力が、小面積パターンでは大きく、大面積パターンでは
小さくなるために生じる。その結果、ＣＭＰ後の絶縁膜
の残膜がばらつき、最悪の場合、小面積パターンに研磨
量を合わせると大面積パターンでＣＭＰ研磨残りが生
じ、大面積パターンに合わせると小面積パターンでは基
板やられが生じるという問題があった。

【０００６】上記の問題を解決するため以下に示される
従来の方法が提案されている。以下、図３（ａ）〜
（ｆ）、図４を参照して説明する。大面積アクティブ領
域４１と小面積アクティブ領域４２とが半導体基板上に
配置されており、領域４３においては大面積アクティブ
領域がアレイ状に配置されている構成となっている。図
３は、図４のＡ−Ａ’で切った断面図である。

【０００７】まず、半導体基板１の酸化膜２上にＣＭＰ
ストッパとなる膜３を堆積して、フォトリソグラフィ及
びドライエッチングにより溝４を形成することにより、
図３（ａ）に示す構造を得る。次いで熱酸化を施し、図
３（ｂ）に示されるように溝４内に酸化膜５を形成した
後、図３（ｃ）のようにバイアスＥＣＲ−ＣＶＤ法によ
り絶縁膜６で溝４を埋設する。次に、図３（ｄ）に示さ
れるようにフォトレジスト７を塗布し、フォトリソグラ
フィ技術により、大面積アクティブ領域上に堆積された
絶縁膜６の平坦なアクティブ領域のみ露出するようにパ
ターニングする。

【０００８】しかる後に、図３（ｅ）に示すように、ド
ライエッチングによりアクティブ領域上に堆積された絶
縁膜６をエッチバックする。これにより大面積アクティ
ブ領域周縁部には角状の絶縁膜８が形成される。次いで
図３（ｆ）に示すように、ＣＭＰにより絶縁膜６の平坦
化を行う。このように大面積アクティブ領域上に堆積さ
れた絶縁膜６をフォトリソグラフィ及びドライエッチン
グを用いて選択的に除去し、ＣＭＰ研磨レートのパター
ン依存性を生じさせる大面積絶縁膜パターンを排除した
上でＣＭＰを行うことにより、ＣＭＰでの研磨残りを防
止することが可能となる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来例に示される方法では、図３（ｆ）の１１の領域で示
されるように大面積アクティブ領域がアレイ状に配置さ
れている場合、この大面積アクティブ領域周縁部に残っ
た角状絶縁膜８が密に配置される結果、擬似的な大面積
絶縁膜パターンが形成され、ＣＭＰでの研磨レートが局
所的に低下し、研磨残り１０が生じたり、あるいは、こ
の研磨残り１０を防止するために研磨量を増やすと小面
積アクティブ領域で基板やられが生じる（図示せず）と
いう問題があった。

【００１０】また、大面積アクティブ領域上に残った角
状の絶縁膜８がＣＭＰの初期の段階に折れ、その折れた
絶縁膜片がＣＭＰ中の他のアクティブ領域に傷をつける
ことによって、製品の歩留まりが低下するという問題が
あった。

【００１１】本発明は、上記のような問題を解決すべく
なされたものであり、フィールドパターンの粗密にかか
わらず、良好な膜厚均一性を有し、かつ、歩留りの高い
素子分離絶縁膜平坦化法を用いる半導体装置の製造方法
を提供することを目的としている。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板（１）上にＣＭ
Ｐ平坦化時のストッパ膜として機能する膜（３）を堆積
した後に、膜及び半導体基板に溝（４）を形成する工程
（ａ）と、溝（４）内部に酸化膜（５）を形成する工程
（ｂ）と、半導体基板（１）上に形成された膜、溝及び
酸化膜上に第１の絶縁膜（６）を形成し第１の絶縁膜に
より溝（４）を埋設する工程（ｃ）と、フォトレジスト
（７）を塗布して溝（４）内の第１の絶縁膜（６）をマ
スクし、半導体基板の大面積アクティブ領域上に堆積さ
れた第１の絶縁膜の平坦な領域のみ露出するようにパタ
ーニングする工程（ｄ）と、大面積アクティブ領域上に
堆積された第１の絶縁膜（６）の平坦部のみをエッチバ
ックする工程（ｅ）と、フォトレジストを除去した後、
第２の絶縁膜（９）を第１の絶縁膜上に形成することに
より概ね平坦な上面を形成する工程（ｆ）と、第１の絶
縁膜（６）及び第２の絶縁膜（９）の平坦化を行う工程
（ｇ）とを備えたことを特徴とする。

【００１３】請求項２記載の発明は、請求項１記載の発
明において、第２の絶縁膜（９）を形成する工程（ｆ）
を、スパッタエッチング強度の強い条件で行い、大面積
アクティブ領域上に堆積された絶縁膜（６）をフォトリ
ソグラフィ及びドライエッチングを用いて選択的に除去
した際に形成された角状絶縁膜（８）を、スパッタエッ
チング強度の強い絶縁膜埋設により除去、あるいは小さ
くすることを特徴とする。

【００１４】

【発明の実施の形態】次に、本発明の実施形態である半
導体装置の製造方法について添付図面を参照して詳細に
説明する。本実施形態は、半導体基板上に溝を形成し、
バイアスＥＣＲ−ＣＶＤ法により形成した絶縁膜で溝を
埋設した後、ＣＭＰにより平坦化する半導体装置の素子
分離方法において、溝側面にダメージが入らない程度の
スパッタエッチング強度で１回目の溝埋設を行い、この
溝内の絶縁膜をマスクし、大面積アクティブ領域上に堆
積された絶縁膜のみを選択的に除去した後、スパッタエ
ッチング強度の強い２回目の溝埋設を行い、大面積拡散
層上に残った角状の絶縁膜を取り除いた上で、ＣＭＰに
より素子分離絶縁膜を平坦化することを特徴とする。

【００１５】製造方法としては、まず、半導体基板１上
にＣＭＰ平坦化時のストッパとして機能する膜３を堆積
し、これをフォトリソグラフィ及びドライエッチングに
より溝（トレンチ）４を形成し、図１（ａ）に示す構造
を得る。次いで、図１（ｂ）に示すように熱酸化により
溝４内部に酸化膜５を形成する。次いでバイアスＥＣＲ
−ＣＶＤ法により、図１（ｃ）のように第１の絶縁膜６
で溝４を埋設する。この際、半導体基板１にスパッタエ
ッチングダメージが入らない程度のスパッタエッチング
条件で成膜を行う。次いで、図１（ｄ）に示されるよう
にフォトレジスト７を塗布し、フォトリソグラフィ技術
により溝４内の絶縁膜６をマスクし、大面積アクティブ
領域上に堆積された絶縁膜の平坦な領域のみ露出するよ
うにパターニングする。

【００１６】しかる後に、図１（ｅ）に示すように、ド
ライエッチングによりアクティブ領域上に堆積された絶
縁膜６の平坦部のみをエッチバックする。これにより大
面積アクティブ領域周縁部には角状絶縁膜８が形成され
る。次いで、図１（ｆ）に示すように、スパッタエッチ
ング強度の強い条件で２回目のバイアスＥＣＲ−ＣＶＤ
による第２の絶縁膜９の埋設を行い、大面積アクティブ
領域周縁部に形成された角状絶縁膜８を除去し、概ね平
坦な上面を有する第２の絶縁膜９をパターン依存性なく
形成する。次いで、ＣＭＰにより第１の絶縁膜６及び第
２の絶縁膜９の平坦化を行い、図１（ｇ）に図示する形
状を得る。

【００１７】このように大面積アクティブ領域上に堆積
された絶縁膜６をフォトリソグラフィ及びドライエッチ
ングを用いて選択的に除去した際に形成された角状絶縁
膜８を、さらにスパッタエッチング強度の強い２回目の
絶縁膜埋設により除去、あるいは小さくすることによ
り、概ね平坦な上面を有する素子分離絶縁膜をＣＭＰ処
理前に形成することにより、ＣＭＰでの研磨レートのパ
ターン依存性を排除し、ＣＭＰでの研磨残りを防止する
ことが可能となる。

【００１８】次に、本発明による素子分離絶縁膜平坦化
法による半導体装置の製造方法の具体的な第１の実施例
を図４に基づいて説明する。大面積アクティブ領域４１
と小面積アクティブ領域４２とが半導体基板上に配置さ
れており、領域４３においては、大面積アクティブ領域
がアレイ状に配置されている構成となっている。以下、
図４のＡ−Ａ’線に沿って切った断面図である図１
（ａ）〜（ｇ）の模式図に基づいて本発明による半導体
装置の製造方法を説明する。

【００１９】本発明の第１の実施例においては、半導体
基板１としてのシリコン基板を用い、これに溝を形成
し、バイアスＥＣＲ−ＣＶＤ酸化膜により、溝を埋設す
る構成とした。なお、本発明は素子間分離にシャロート
レンチ分離を用いる半導体装置ならば、いかなる半導体
装置であっても適用することができる。

【００２０】まず、シリコン基板１上に第１絶縁物層、
好ましくはパッド酸化膜２を形成する。パッド酸化膜２
は、この後の処理工程で生ずる応力の緩和を目的として
おり、５〜２０ｎｍの膜厚を有する。引き続いて、パッ
ド酸化膜２上に、第２の絶縁物層、好ましくは窒化膜３
を形成する。この窒化膜３はＣＭＰ時のストッパ層とし
て機能し、膜厚はＣＭＰで研磨がシリコン基板１に到達
しない範囲で、できるだけ薄い方が良く、好ましくは１
００〜３００ｎｍの膜厚を有する。

【００２１】ここで、この窒化膜３上に例えば厚さ１μ
ｍのフォトレジストを塗布し（図示せず）、フォトリソ
グラフィ技術によって素子分離パターンを形成し、これ
をマスクとして、例えばＣＦ4 ガスを用いた異方性の反
応性イオンエッチングによって窒化膜３、パッド酸化膜
２を順次エッチングしてシリコン基板１を露出させる。
これにより種々の素子分離幅、アクティブ領域幅を有す
る所望の素子間分離パターンが形成される。素子分離
幅、アクティブ領域幅は、素子の集積度によって異なる
が、０．１〜１００μｍ程度である。

【００２２】次に、このフォトレジストを剥離した後、
窒化膜３をマスクに、例えばＨＢrガスを用いてシリコ
ン基板１を異方性エッチングし、所望の深さ、例えば図
１（ａ）に示されるように３００ｎｍの溝４を形成す
る。なお、本実施例では窒化膜３をマスクに溝４のエッ
チングを行ったが、フォトレジストを剥離する前に溝４
のエッチングを行っても同様の効果が得られる。

【００２３】次に、この窒化膜３を耐酸化マスクとして
シリコン基板１を熱酸化し、溝４の側壁及び底面に第３
の絶縁膜、好ましくは酸化膜５を形成する。この酸化膜
５は、溝４をエッチングしたときのダメージの除去をす
る他に、バイアスＥＣＲ−ＣＶＤ法により溝４に絶縁物
を埋設する時のスパッタエッチングダメージを緩衝する
層として機能する。そのため、酸化膜５の膜厚は、絶縁
物を溝４に埋設する際に穴（ボイド）が生じない程度に
厚くするのが好ましく、１０〜５０ｎｍが適当である
（図１（ｂ））。

【００２４】次に、素子間分離絶縁膜としてバイアスＥ
ＣＲ−ＣＶＤ絶縁膜６を、例えば６００ｎｍ堆積して溝
４を過不足なく埋設する。バイアスＥＣＲ−ＣＶＤ条件
は、例えば供給ガスがＳｉＨ4 ／Ｏ2 ／Ａｒ＝７５／１
００／２００ｓｃｃｍ、μ波／ＲＦパワー＝１．７５ｋ
／２ｋＷ、基板温度は２００℃程度である。なお、６ａ
は大面積アクティブ領域上に堆積されたバイアスＥＣＲ
−ＣＶＤ酸化膜、６ｂは同じく大面積アクティブ領域上
に堆積されたバイアスＥＣＲ−ＣＶＤ酸化膜のうち平坦
な上面を有する領域、６ｃは溝４内に堆積されたバイア
スＥＣＲ−ＣＶＤ酸化膜、６ｄは小面積アクティブ領域
上に堆積されたバイアスＥＣＲ−ＣＶＤ酸化膜である。

【００２５】溝４埋設にバイアスＥＣＲ−ＣＶＤ法を用
いると、図１（ｃ）に示すように、アクティブ領域上に
堆積される酸化膜の形状及び膜厚がアクティブ領域の大
きさにより異なる。アクティブ領域幅が成膜膜厚の２倍
以下の場合（本実施例では１．２μｍ以下の場合）、６
ｄのようにアクティブ領域上に堆積される酸化膜が三角
形状になり、窒化膜３上の酸化膜厚が成膜した膜厚より
薄くなる。それに対して、アクティブ領域幅が成膜膜厚
の２倍以上の場合（本実施例では１．２μｍ以上の場
合）、６ａのように酸化膜の形状が台形になり、窒化膜
３上に堆積される膜厚も成膜した膜厚分だけ堆積される
（図１（ｃ））。

【００２６】次に、フォトリソグラフィ技術によって、
レジストのパターニングを行う。このとき、大面積アク
ティブ領域上に堆積されたバイアスＥＣＲ−ＣＶＤ酸化
膜の内、平坦な上面を有する領域６ｂのみ露出し、その
他の領域、すなわち同アクティブ領域上に堆積された酸
化膜６ａで傾斜した上面を有する領域、溝４内に埋設さ
れた酸化膜６ｃ及び小さなアクティブ領域上に堆積され
たバイアスＥＣＲ−ＣＶＤ酸化膜６ｄをマスクする（図
１（ｄ））。

【００２７】その後、フォトレジスト７をマスクに露出
した領域のバイアスＥＣＲ−ＣＶＤ酸化膜を異方性エッ
チングによりエッチバックする。エッチングガスには、
例えばＣＦ4 を用いる。さらにフォトレジスト７を剥離
すると図１（ｅ）に示す構造を得る。エッチバック量
は、エッチバック後の露出領域６ｂの酸化膜上面の高さ
が溝４内に埋設された酸化膜６ｃの上面の高さとほぼ一
致するようにする。このエッチングの結果、大面積アク
ティブ領域周縁部には角状の酸化膜８が形成される（図
１（ｅ））。

【００２８】次いで、２回目のバイアスＥＣＲ−ＣＶＤ
法による第２の絶縁膜成長を行う。この場合、スパッタ
エッチング性の強い条件を用いた方が効果が大きい。バ
イアスＥＣＲ−ＣＶＤ条件は、例えば供給ガスがＳｉＨ
4 ／Ｏ2 ／Ａｒ＝６５／９０／２００ｓｃｃｍ、μ波／
ＲＦパワー＝１．７５ｋ／２ｋＷ、基板温度は２００℃
程度である。バイアスＥＣＲ−ＣＶＤ成膜レートは角度
依存性を有し、平坦面に対しては速く、４５°付近で最
も遅くなる性質がある。そのため、大面積アクティブ領
域周縁部に残った角状酸化膜８付近及び小面積アクティ
ブ領域６ｄの成膜レートは遅く、平坦面を有する領域６
ｂ及び６ｃの成膜レートが速くなる。この現象は、スパ
ッタエッチング性を強めることにより顕著になる。その
結果、パターン依存性のない、概ね平坦な上面を有する
素子分離絶縁膜がＣＭＰ処理する前に得られる（図１
（ｆ））。

【００２９】その後、窒化膜３の上面が露出するまで酸
化膜のＣＭＰを行い、埋設酸化膜の平坦化を行う。ＣＭ
Ｐ前の段階でパターン依存性のない平坦面が得られるた
め、ＣＭＰにおける圧力の局所的な不均一に起因した研
磨レートのパターン依存性が生じない。その結果、ＣＭ
Ｐでの研磨残りや基板やられのない構造が得られる。ま
た、ＣＭＰ前に大面積アクティブ領域周縁部の角状酸化
膜８が除去されるので、ＣＭＰ中にその角状酸化膜８が
折れ、他のアクティブ領域にスクラッチ（傷）をつける
こともなくなり、従って、高い歩留まりを得ることがで
きる（図１（ｇ））。

【００３０】以上のように本発明の第１の実施例によれ
ば、大面積アクティブ領域上に堆積された第１の絶縁膜
６の選択的除去の際に大面積アクティブ領域上周縁部に
残った角状絶縁膜８を、２回目の第２の絶縁膜の形成に
より除去する、あるいは小さくすることができるので、
擬似大面積絶縁膜の形成が防止され、さらに角状絶縁膜
８がＣＭＰ中に折れることもなくなる。このため、膜厚
均一性が良く、高い歩留まりを有する素子分離絶縁膜が
容易に形成可能となる。

【００３１】次に、本発明の第２の実施例を図２に基づ
いて説明する。図２は、図１と同様に図４の平面図をＡ
−Ａ’線に沿って切った断面図である。図中の符号は、
特にことわりのない場合、図１に示される第１の実施例
と同じものを示す。本実施例も、半導体基板としてシリ
コン基板１を用い、これに溝を形成し、バイアスＥＣＲ
−ＣＶＤ酸化膜により、これを埋設する構成とした。

【００３２】本実施例は、図２（ｅ）に示すように、大
面積アクティブ領域上のバイアスＥＣＲ−ＣＶＤ酸化膜
のエッチバックを等方性エッチングによって行う他は、
実質的に第１の実施例と同じである。

【００３３】まず、本発明の第１の実施例と同様に、溝
４の形成及び埋設を行い、さらに大面積アクティブ領域
上の平坦領域のみを露出させる形でレジストのパターニ
ングを行う。その後、フォトレジスト７をマスクに露出
した領域のバイアスＥＣＲ−ＣＶＤ酸化膜を等方性エッ
チングによりエッチバックする。等方性のエッチングに
は、例えばウェットエッチングを用いる。好ましくはバ
ッファードフッ酸を用いて、露出領域の酸化膜上面の高
さが溝内に埋設された酸化膜６ｃの上面の高さとほぼ一
致するまでエッチバックする（図２（ａ）〜（ｄ））。

【００３４】さらにフォトレジストを剥離して図２
（ｅ）に示す構造を得る。このエッチングの結果、大面
積アクティブ領域周縁部には角状酸化膜８’が形成され
る。この角状酸化膜８’は、等方性エッチングによって
生じるため、第１の実施例において形成される角状酸化
膜８よりも滑らかな形状となる。

【００３５】次いで、本発明の第１の実施例と同様に、
バイアスＥＣＲ−ＣＶＤ法による２回目の酸化膜成長を
行う。角状酸化膜８’は、等方性エッチングの結果滑ら
かな形状となるため、異方性エッチバックを行う第１の
実施例よりも、２回目のバイアスＥＣＲ−ＣＶＤにおい
て平坦化が容易である。その結果、パターン依存性のな
い、平坦な上面を有する素子分離酸化膜が半導体基板全
面にわたり、容易に形成される（図２（ｆ））。

【００３６】そのため、ＣＭＰ平坦化において、圧力の
局所的な不均一に起因した研磨レートのパターン依存性
が生じず、本実施例においてもＣＭＰでの研磨残りや基
板やられのない構造が得られる。また、図２（ｇ）に示
されるように、ＣＭＰ前に大面積アクティブ領域周縁部
の角状酸化膜８’が除去されるので、ＣＭＰ中にその角
状酸化膜８’が折れ、他のアクティブ領域にスクラッチ
（傷）をつけることもなくなり、従って、高い歩留まり
を得ることができる。

【００３７】

【発明の効果】以上の説明より明らかなように、本発明
の半導体装置の製造方法によれば、バイアスＥＣＲ−Ｃ
ＶＤ法による絶縁膜の形成を２回にわたって行うので、
角状酸化膜が形成されにくくなり、研磨する前に概ね平
坦な面が得られる。このため、ＣＭＰにおいて残膜が生
じたり、基板やられが生じたりすることがなくなる。ま
た、ＣＭＰ中に角状酸化膜が折れることもなくなる。こ
のため、膜厚均一性が良く、歩留りの高い素子分離絶縁
膜を容易に形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による製造方法を示す
断面図である。

【図２】本発明の第２の実施形態による製造方法を示す
断面図である。

【図３】従来の半導体装置の製造方法を示す断面図であ
る。

【図４】従来及び本発明による半導体装置の平面図であ
る。

【符号の説明】

１ 半導体基板（シリコン基板） ２ 酸化膜（パッド酸化膜） ３ 膜（窒化膜） ４ 溝 ５ 酸化膜 ６ 第１の絶縁膜 ６ａ 大面積アクティブ領域上の酸化膜 ６ｂ 大面積アクティブ領域上の酸化膜のうち平坦な上
面を有する領域 ６ｃ 溝に堆積された酸化膜 ６ｄ 小面積アクティブ領域上の酸化膜 ７ フォトレジスト ８ 角状酸化膜 ９ 第２の絶縁膜 １０ 研磨残り

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/76

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板（１）上にＣＭＰ平坦化時の
   ストッパ膜として機能する膜（３）を堆積した後に、前
   記膜及び半導体基板に溝（４）を形成する工程（ａ）
   と、 前記溝（４）内部に酸化膜（５）を形成する工程（ｂ）
   と、 前記半導体基板（１）上に形成された前記膜、前記溝及
   び前記酸化膜上に第１の絶縁膜（６）を形成し前記第１
   の絶縁膜により前記溝（４）を埋設する工程（ｃ）と、 フォトレジスト（７）を塗布して前記溝（４）内の前記
   第１の絶縁膜（６）をマスクし、前記半導体基板の大面
   積アクティブ領域上に堆積された前記第１の絶縁膜の平
   坦な領域のみ露出するようにパターニングする工程
   （ｄ）と、前記大面積 アクティブ領域上に堆積された前記第１の絶
   縁膜（６）の平坦部のみをエッチバックする工程（ｅ）
   と、前記フォトレジストを除去した後、 第２の絶縁膜（９）
   を前記第１の絶縁膜上に形成することにより概ね平坦な
   上面を形成する工程（ｆ）と、 前記第１の絶縁膜（６）及び第２の絶縁膜（９）の平坦
   化を行う工程（ｇ）とを備えたことを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 前記第２の絶縁膜（９）を形成する工程
   （ｆ）を、スパッタエッチング強度の強い条件で行い、
   前記大面積アクティブ領域上に堆積された前記絶縁膜
   （６）をフォトリソグラフィ及びドライエッチングを用
   いて選択的に除去した際に形成された角状絶縁膜（８）
   を、前記スパッタエッチング強度の強い絶縁膜埋設によ
   り除去、あるいは小さくすることを特徴とする請求項１
   記載の半導体装置の製造方法。