JP3047343B2 - 半導体装置の製造方法 - Google Patents
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にケミカル・メカニカル・ポリッシング法（以
下、ＣＭＰ法と称する）を適用した多層配線構造の層間
絶縁膜の平坦化を図った半導体装置の製造方法に関す
る。
関し、特にケミカル・メカニカル・ポリッシング法（以
下、ＣＭＰ法と称する）を適用した多層配線構造の層間
絶縁膜の平坦化を図った半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
って配線構造が複雑化され、多層配線構造の必要性が求
められている。この多層配線構造では、配線層と絶縁層
とを積層するために、絶縁膜の表面の平坦性が悪いと上
層の配線層に断切れ等が生じ易く、このために絶縁膜の
表面の平坦化が求められている。このような要求に基づ
き、本発明者は種々の平坦化技術を開発しており、例え
ば、図４に示す方法について現在実用化の検討を行って
いる。
って配線構造が複雑化され、多層配線構造の必要性が求
められている。この多層配線構造では、配線層と絶縁層
とを積層するために、絶縁膜の表面の平坦性が悪いと上
層の配線層に断切れ等が生じ易く、このために絶縁膜の
表面の平坦化が求められている。このような要求に基づ
き、本発明者は種々の平坦化技術を開発しており、例え
ば、図４に示す方法について現在実用化の検討を行って
いる。
【０００３】即ち、この方法は、先ず図４（ａ）のよう
に、半導体基板４０１にゲート電極やゲート配線４０２
を含む素子が形成されており、その表面に絶縁膜４０３
及び所要パターンの配線層４０４が形成されている半導
体装置に対し、全面にプラズマＣＶＤシリコン酸化膜
（ＳｉＯ2 ）４０５を成膜し、続いて微細パターンの埋
込性に優れるＯ3 ＴＥＯＳＮＳＧ膜４０６を成膜し、更
にその上にプラズマＣＶＤＳｉＯ2 膜４０７を成膜す
る。
に、半導体基板４０１にゲート電極やゲート配線４０２
を含む素子が形成されており、その表面に絶縁膜４０３
及び所要パターンの配線層４０４が形成されている半導
体装置に対し、全面にプラズマＣＶＤシリコン酸化膜
（ＳｉＯ2 ）４０５を成膜し、続いて微細パターンの埋
込性に優れるＯ3 ＴＥＯＳＮＳＧ膜４０６を成膜し、更
にその上にプラズマＣＶＤＳｉＯ2 膜４０７を成膜す
る。
【０００４】続いて、図４（ｂ）のように、ＣＭＰ法に
より最上層のプラズマＣＶＤＳｉＯ2 膜４０７の表面を
研磨し平坦化する。続いて、図４（ｃ）のように、希釈
した弗化水素によりＣＶＤＳｉＯ2 膜４０７の研磨後の
表面の洗浄処理を行っている。
より最上層のプラズマＣＶＤＳｉＯ2 膜４０７の表面を
研磨し平坦化する。続いて、図４（ｃ）のように、希釈
した弗化水素によりＣＶＤＳｉＯ2 膜４０７の研磨後の
表面の洗浄処理を行っている。
【０００５】しかしながら、この製造方法では、ＣＶＤ
の工程が複数回必要なため全工程が長くなるという不利
な点がある。また、研磨後の表面のＣＶＤ膜の膜質が不
均質になるため、弗化水素処理を行うと、ＣＶＤ膜の弱
い部分、即ち、配線側面に相当する部分のエッチングが
他の部分よりも進行され、基板表面に無数の浅い溝状の
荒れ４０８が発生することがある。この表面の荒れ４０
８は、上層の配線層を形成した際の平坦性を損ない、か
つエッチング残りにより短絡の発生等の原因となる。
の工程が複数回必要なため全工程が長くなるという不利
な点がある。また、研磨後の表面のＣＶＤ膜の膜質が不
均質になるため、弗化水素処理を行うと、ＣＶＤ膜の弱
い部分、即ち、配線側面に相当する部分のエッチングが
他の部分よりも進行され、基板表面に無数の浅い溝状の
荒れ４０８が発生することがある。この表面の荒れ４０
８は、上層の配線層を形成した際の平坦性を損ない、か
つエッチング残りにより短絡の発生等の原因となる。
【０００６】これに対し、既に知られている平坦化技術
として、例えば特開平３−２８０５３９号公報に記載の
ものがある。この技術を適用した平坦化方法は図５
（ａ）のようになる。即ち、半導体基板５０１に高周波
バイアス印加が可能なＥＣＲプラズマＣＶＤを用いて段
差部の埋込性に優れた層間絶縁膜が得られる。
として、例えば特開平３−２８０５３９号公報に記載の
ものがある。この技術を適用した平坦化方法は図５
（ａ）のようになる。即ち、半導体基板５０１に高周波
バイアス印加が可能なＥＣＲプラズマＣＶＤを用いて段
差部の埋込性に優れた層間絶縁膜が得られる。
【０００７】また、特開平３−２８０５３９号公報の改
良した内容の特許が特開平４−１９２５２２号公報に記
載されている。即ち、図５（ｂ），（ｃ）に示すよう
に、ＥＣＲＣＶＤ法で形成した層間絶縁膜上に有機膜５
１４を塗布した後、エッチバックを行うことにより、よ
り層間絶縁膜表面を平滑化する方法が開示されている。
良した内容の特許が特開平４−１９２５２２号公報に記
載されている。即ち、図５（ｂ），（ｃ）に示すよう
に、ＥＣＲＣＶＤ法で形成した層間絶縁膜上に有機膜５
１４を塗布した後、エッチバックを行うことにより、よ
り層間絶縁膜表面を平滑化する方法が開示されている。
【０００８】
【発明が解決しようとする課題】前記した従来の平坦化
技術について検討を加えたところ、前者のＥＣＲプラズ
マＣＶＤ法により直接平坦化絶縁膜を形成する方法で
は、単にＥＣＲプラズマＣＶＤの工程のみで絶縁膜を形
成するのみでは、サブミクロンレベルの微細パターン領
域での埋込性は優れているものの、４μｍ以上の幅の広
い配線領域では絶縁膜が厚くなったり、２μｍ以下の細
い配線上では表面に角状の突起が形成され、高い精度の
平坦度を得ることは難しい。
技術について検討を加えたところ、前者のＥＣＲプラズ
マＣＶＤ法により直接平坦化絶縁膜を形成する方法で
は、単にＥＣＲプラズマＣＶＤの工程のみで絶縁膜を形
成するのみでは、サブミクロンレベルの微細パターン領
域での埋込性は優れているものの、４μｍ以上の幅の広
い配線領域では絶縁膜が厚くなったり、２μｍ以下の細
い配線上では表面に角状の突起が形成され、高い精度の
平坦度を得ることは難しい。
【０００９】また、後者の有機膜を利用したエッチング
バックによる方法については、前者の方法に比較して角
状の突起の発生が防止でき、その平坦性は改善できるも
のの、この方法では、スピンコート法によって形成され
る有機膜の表面が平坦でないと半導体基板の全面にわた
って平坦化を行うことは難しい。この程度の平坦化では
多層化がより進むとフォトリソグラフィ工程の微細加工
の製造マージンを拡大することは難しい。
バックによる方法については、前者の方法に比較して角
状の突起の発生が防止でき、その平坦性は改善できるも
のの、この方法では、スピンコート法によって形成され
る有機膜の表面が平坦でないと半導体基板の全面にわた
って平坦化を行うことは難しい。この程度の平坦化では
多層化がより進むとフォトリソグラフィ工程の微細加工
の製造マージンを拡大することは難しい。
【００１０】
【発明の目的】本発明の目的は、工程数を増大すること
なく、しかも各工程における処理管理を容易に行うこと
ができ、かつその一方で配線層の密度に関わらず絶縁膜
の平坦化を均等に行うことが可能な半導体装置の製造方
法を提供することにある。
なく、しかも各工程における処理管理を容易に行うこと
ができ、かつその一方で配線層の密度に関わらず絶縁膜
の平坦化を均等に行うことが可能な半導体装置の製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下層配線と上層配線とを層間絶縁膜によって
絶縁する多層配線構造の半導体装置において、前記層間
絶縁膜を形成するに際し、半導体基板の表面に形成した
前記下層配線の上に、前記半導体基板に高周波バイアス
を印加したバイアスＥＣＲＣＶＤ法により平坦な絶縁膜
を形成する工程と、前記絶縁膜の表面をケミカルメカニ
カルポリッシング法により平坦化する工程と、前記平坦
化する工程の後に前記絶縁膜の表面を弗化水素水でエッ
チングし平坦化する工程を含むことを特徴とする。
造方法は、下層配線と上層配線とを層間絶縁膜によって
絶縁する多層配線構造の半導体装置において、前記層間
絶縁膜を形成するに際し、半導体基板の表面に形成した
前記下層配線の上に、前記半導体基板に高周波バイアス
を印加したバイアスＥＣＲＣＶＤ法により平坦な絶縁膜
を形成する工程と、前記絶縁膜の表面をケミカルメカニ
カルポリッシング法により平坦化する工程と、前記平坦
化する工程の後に前記絶縁膜の表面を弗化水素水でエッ
チングし平坦化する工程を含むことを特徴とする。
【００１２】ここで、基板に高周波バイアス印加が可能
な絶縁膜形成方法として、バイアスＥＣＲＣＶＤ法、バ
イアスプラズマＣＶＤ法、或いはバイアススパッタ法が
採用される。また、絶縁膜の表面を清浄化する方法とし
て、弗化水素水を用いた処理が採用される。
な絶縁膜形成方法として、バイアスＥＣＲＣＶＤ法、バ
イアスプラズマＣＶＤ法、或いはバイアススパッタ法が
採用される。また、絶縁膜の表面を清浄化する方法とし
て、弗化水素水を用いた処理が採用される。
【００１３】
【作用】バイアスＥＣＲＣＶＤ法により表面が略平坦化
された絶縁膜が形成でき、その表面をポリッシングする
ことで平坦性を高め、かつその後に清浄用エッチングを
行うことで更に平坦性を高めることができる。その一方
で、ＣＶＤ工程を削減でき、かつエッチング等の管理を
容易に行うことができ、しかも清浄によっても表面に荒
れが生じることがない。
された絶縁膜が形成でき、その表面をポリッシングする
ことで平坦性を高め、かつその後に清浄用エッチングを
行うことで更に平坦性を高めることができる。その一方
で、ＣＶＤ工程を削減でき、かつエッチング等の管理を
容易に行うことができ、しかも清浄によっても表面に荒
れが生じることがない。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の実施例の製造方法を工程順に示す
断面図である。先ず、図１（ａ）に示すように、半導体
基板１０１は、その表面領域にゲート電極やゲート配線
１０２を含む所要の素子が形成されており、その表面に
シリコン酸化膜によって第１の層間絶縁膜１０３が形成
され、この第１の層間絶縁膜１０３の上にアルミニウム
等を所要パターンに形成したアルミニウム配線１０４が
形成されている。なお、この第１配線層の厚さは約０．
５μｍであり、アルミニウム配線の大面積部１０４ａ
と、離れて配置された孤立配線部１０４ｂと、密集して
配置された配線束部１０４ｃが形成される。
する。図１は本発明の実施例の製造方法を工程順に示す
断面図である。先ず、図１（ａ）に示すように、半導体
基板１０１は、その表面領域にゲート電極やゲート配線
１０２を含む所要の素子が形成されており、その表面に
シリコン酸化膜によって第１の層間絶縁膜１０３が形成
され、この第１の層間絶縁膜１０３の上にアルミニウム
等を所要パターンに形成したアルミニウム配線１０４が
形成されている。なお、この第１配線層の厚さは約０．
５μｍであり、アルミニウム配線の大面積部１０４ａ
と、離れて配置された孤立配線部１０４ｂと、密集して
配置された配線束部１０４ｃが形成される。
【００１５】続いて、図１（ｂ）に示すように、半導体
基板１０１にバイアス印加が可能なＥＣＲＣＶＤ法によ
り、第２層間絶縁膜としての膜厚２μｍのシリコン酸化
膜１０５を形成する。このシリコン酸化膜１０５の形成
に際しては、例えば、図２に示すように、ＳｉＨ4 ガス
を４０ＳＣＣＭ，Ｏ2 ガスを５０ＳＣＣＭ，Ａｒガスを
７０ＳＣＣＭの流量で各ガス源２０２，２０３，２０４
からチャンバ２０１内に供給し、かつチャンバ２０１内
の圧力を２ｍＴｏｒｒに設定する。また、このチャンバ
２０１内に設けた電極２０５内に半導体基板１０１を載
置し、チャンバ２０１内にマイクロ波導入路２０６から
マイクロ波を２０００ｗで印加し、高濃度のプラズマを
発生させ、かつ高周波電源２０７から電極２０５を通し
て半導体基板１０１にＲＦ１５００ｗのバイアスを印加
してＥＣＲＣＶＤ法を行う。
基板１０１にバイアス印加が可能なＥＣＲＣＶＤ法によ
り、第２層間絶縁膜としての膜厚２μｍのシリコン酸化
膜１０５を形成する。このシリコン酸化膜１０５の形成
に際しては、例えば、図２に示すように、ＳｉＨ4 ガス
を４０ＳＣＣＭ，Ｏ2 ガスを５０ＳＣＣＭ，Ａｒガスを
７０ＳＣＣＭの流量で各ガス源２０２，２０３，２０４
からチャンバ２０１内に供給し、かつチャンバ２０１内
の圧力を２ｍＴｏｒｒに設定する。また、このチャンバ
２０１内に設けた電極２０５内に半導体基板１０１を載
置し、チャンバ２０１内にマイクロ波導入路２０６から
マイクロ波を２０００ｗで印加し、高濃度のプラズマを
発生させ、かつ高周波電源２０７から電極２０５を通し
て半導体基板１０１にＲＦ１５００ｗのバイアスを印加
してＥＣＲＣＶＤ法を行う。
【００１６】これにより、形成されるシリコン酸化膜１
０５は、４μｍ以上の幅の広いアルミニウム配線１０４
の大面積部１０４ａでは平坦部と同様の成膜特性を示し
ており、膜厚２μｍがアルミニウム配線上に成膜され
る。一方、２μｍ以下の幅の狭いアルミニウム配線１０
４の孤立配線部１０４ｂでは、基板バイアスの効果によ
り凸部の角がエッチングバックされながら成膜が進行さ
れるため、表面が平坦化され、この平坦化されたシリコ
ン酸化膜内にアルミニウム配線が埋め込まれた形状にな
る。更に、配線幅１μｍ，間隔０．８μｍ程度のアルミ
ニウム配線が密に形成された配線束部１０４ｃでは、基
板バイアスにより配線間が埋め込まれ、配線間が埋め込
まれた後は平坦部と同様の成膜特性になる。
０５は、４μｍ以上の幅の広いアルミニウム配線１０４
の大面積部１０４ａでは平坦部と同様の成膜特性を示し
ており、膜厚２μｍがアルミニウム配線上に成膜され
る。一方、２μｍ以下の幅の狭いアルミニウム配線１０
４の孤立配線部１０４ｂでは、基板バイアスの効果によ
り凸部の角がエッチングバックされながら成膜が進行さ
れるため、表面が平坦化され、この平坦化されたシリコ
ン酸化膜内にアルミニウム配線が埋め込まれた形状にな
る。更に、配線幅１μｍ，間隔０．８μｍ程度のアルミ
ニウム配線が密に形成された配線束部１０４ｃでは、基
板バイアスにより配線間が埋め込まれ、配線間が埋め込
まれた後は平坦部と同様の成膜特性になる。
【００１７】しかしながら、このＥＣＲＣＶＤ法では、
前記したように、サブミクロンレベルの微細パターン領
域での埋込性は優れているものの、４μｍ以上の幅の広
い配線領域では絶縁膜が厚くなったり、２μｍ以下の細
い配線上では表面に角状の突起が発生することになる。
一方、形成されたシリコン酸化膜１０５の特徴としては
段部の埋め込み過程が終了した後の成膜過程は、全て膜
が基板面に対して直角方向に成膜されるため、膜質が均
質になる。
前記したように、サブミクロンレベルの微細パターン領
域での埋込性は優れているものの、４μｍ以上の幅の広
い配線領域では絶縁膜が厚くなったり、２μｍ以下の細
い配線上では表面に角状の突起が発生することになる。
一方、形成されたシリコン酸化膜１０５の特徴としては
段部の埋め込み過程が終了した後の成膜過程は、全て膜
が基板面に対して直角方向に成膜されるため、膜質が均
質になる。
【００１８】しかる上で、本発明においては、図１
（ｃ）のように、ＣＭＰ法により前記シリコン酸化膜１
０５の表面を研磨（ポリシング）する。このＣＭＰ法は
例えば図３のような概要の装置を用いる。ヘッド３０１
に半導体基板１０１を固定する。研磨パッド３０３を張
り付けた回転テーブル３０２上にスラリーノズル３０５
からスラリー３０６を供給する。ヘッド３０１はキャリ
ア３０４により回転揺動し、一定速度で回転している回
転テーブル３０１上に加圧させることにより半導体 基板
１０１を物理・化学的な研磨を行う。ここで、研磨パッ
ド３０３を硬質発泡パッドで構成してそのヘッドの荷重
を４００ｇ／ｃｍ2 とし、回転テーブル３０１の回転数
を３０ｒｐｍとし、スラリー３０６にはシリカ粒子スラ
リーを２００ｃｃ／ｍｉｎで供給して行う。
（ｃ）のように、ＣＭＰ法により前記シリコン酸化膜１
０５の表面を研磨（ポリシング）する。このＣＭＰ法は
例えば図３のような概要の装置を用いる。ヘッド３０１
に半導体基板１０１を固定する。研磨パッド３０３を張
り付けた回転テーブル３０２上にスラリーノズル３０５
からスラリー３０６を供給する。ヘッド３０１はキャリ
ア３０４により回転揺動し、一定速度で回転している回
転テーブル３０１上に加圧させることにより半導体 基板
１０１を物理・化学的な研磨を行う。ここで、研磨パッ
ド３０３を硬質発泡パッドで構成してそのヘッドの荷重
を４００ｇ／ｃｍ2 とし、回転テーブル３０１の回転数
を３０ｒｐｍとし、スラリー３０６にはシリカ粒子スラ
リーを２００ｃｃ／ｍｉｎで供給して行う。
【００１９】そして、このＣＭＰ法では、アルミニウム
配線１０４の段差分０．５μｍを取り除くべく平坦部で
約０．５μｍのシリコン絶縁膜１０５が研磨される条件
で平坦化を行っており、この場合の研磨時間は４分であ
る。このように研磨時間が短くて済むことにより、研磨
時間が長くなることから生じるスループットの低下やス
ラリーの消費量の増加を未然に回避することが可能とな
る。
配線１０４の段差分０．５μｍを取り除くべく平坦部で
約０．５μｍのシリコン絶縁膜１０５が研磨される条件
で平坦化を行っており、この場合の研磨時間は４分であ
る。このように研磨時間が短くて済むことにより、研磨
時間が長くなることから生じるスループットの低下やス
ラリーの消費量の増加を未然に回避することが可能とな
る。
【００２０】続いて、図１（ｄ）のように、ポリッシン
グ工程で基板に付着したスラリー等の汚染物質除去のた
めに、両面をブラシスクラバーで処理し、続いて１：１
００に希釈した弗化水素水に約１分浸し、シリコン酸化
膜１０５の表面を軽くエッチングすることで洗浄を行う
と、シリコン酸化膜１０５の表面が完全に平坦化された
半導体基板として完成される。この洗浄においては、前
記したように、シリコン酸化膜１０５の特徴としては段
部の埋込過程が終了した後の成膜過程は全て膜が基板面
に対して直角方向に成膜されるため膜質が均質になり、
従来のＣＶＤ法によって形成されたシリコン酸化膜のよ
うなＣＶＤ膜の弱い部分が存在していないため、従来の
シリコン酸化膜で生じている異常なエッチング、即ちア
ルミニウム配線の側面付近においてエッチングが進行さ
れることにより生じる無数の浅い溝が発生することが防
止できる。
グ工程で基板に付着したスラリー等の汚染物質除去のた
めに、両面をブラシスクラバーで処理し、続いて１：１
００に希釈した弗化水素水に約１分浸し、シリコン酸化
膜１０５の表面を軽くエッチングすることで洗浄を行う
と、シリコン酸化膜１０５の表面が完全に平坦化された
半導体基板として完成される。この洗浄においては、前
記したように、シリコン酸化膜１０５の特徴としては段
部の埋込過程が終了した後の成膜過程は全て膜が基板面
に対して直角方向に成膜されるため膜質が均質になり、
従来のＣＶＤ法によって形成されたシリコン酸化膜のよ
うなＣＶＤ膜の弱い部分が存在していないため、従来の
シリコン酸化膜で生じている異常なエッチング、即ちア
ルミニウム配線の側面付近においてエッチングが進行さ
れることにより生じる無数の浅い溝が発生することが防
止できる。
【００２１】したがって、この実施例では、ＥＣＲＣＶ
Ｄ法によりシリコン酸化膜を形成するが、その際に基板
にバイアスを印加して成膜することで形成されるシリコ
ン酸化膜の膜質が均質とされる。このため、成膜後にポ
リッシングを行って表面を平坦化し、その後に清浄化の
ために弗化水素水によるエッチングを行っても、表面を
良好な平坦状態に保つことができ、本発明者が現在検討
を行っている前記した平坦化方法を実用化することが可
能となる。
Ｄ法によりシリコン酸化膜を形成するが、その際に基板
にバイアスを印加して成膜することで形成されるシリコ
ン酸化膜の膜質が均質とされる。このため、成膜後にポ
リッシングを行って表面を平坦化し、その後に清浄化の
ために弗化水素水によるエッチングを行っても、表面を
良好な平坦状態に保つことができ、本発明者が現在検討
を行っている前記した平坦化方法を実用化することが可
能となる。
【００２２】 なお、前記実施例では層間絶縁膜としてシ
リコン酸化膜を例に説明してきたが、シリコン酸化膜の
かわりに、シリコン窒化膜，ＢＰＳＧ，ＰＳＧ，ＳｉＯ
ＮあるいはＳｉＯＦ膜で層間絶縁膜を形成する場合にも
同様に適用することができる。
リコン酸化膜を例に説明してきたが、シリコン酸化膜の
かわりに、シリコン窒化膜，ＢＰＳＧ，ＰＳＧ，ＳｉＯ
ＮあるいはＳｉＯＦ膜で層間絶縁膜を形成する場合にも
同様に適用することができる。
【００２３】 また、前記実施例では、バイアスＥＣＲプ
ラズマＣＶＤ方によるＳｉＯ 2 膜を適用した例を示した
が、例えば、層間絶縁膜にバイアスＥＣＲＣＶＤ法によ
ってＳｉＯＦ膜を適用する場合を例にとると、ＳｉＯＦ
膜はシリコン酸化膜に比べ比誘電率が低く層間膜容量を
小さくすることが可能で多層配線において問題となって
いる層間膜容量の増加による回路の動作スピード低下を
抑制することができる。この場合、バイアスＥＣＲＣＶ
Ｄの成膜条件は、ＳｉＦ4 ガスを５０ＳＣＣＭ，Ｏ2 ガ
スを５０ＳＣＣＭ，Ａｒガスを５０ＳＣＣＭの流量で供
給し、マイクロ波２０００ｗ，ＲＦ１５００ｗ，圧力２
ｍＴｏｒｒで成膜すればよい。他は全て前記実施例と同
じ工程でよく、前記実施例と同様にＳｉＯＦ膜からなる
層間絶縁膜の優れた平坦化の効果を得ることができる。
ラズマＣＶＤ方によるＳｉＯ 2 膜を適用した例を示した
が、例えば、層間絶縁膜にバイアスＥＣＲＣＶＤ法によ
ってＳｉＯＦ膜を適用する場合を例にとると、ＳｉＯＦ
膜はシリコン酸化膜に比べ比誘電率が低く層間膜容量を
小さくすることが可能で多層配線において問題となって
いる層間膜容量の増加による回路の動作スピード低下を
抑制することができる。この場合、バイアスＥＣＲＣＶ
Ｄの成膜条件は、ＳｉＦ4 ガスを５０ＳＣＣＭ，Ｏ2 ガ
スを５０ＳＣＣＭ，Ａｒガスを５０ＳＣＣＭの流量で供
給し、マイクロ波２０００ｗ，ＲＦ１５００ｗ，圧力２
ｍＴｏｒｒで成膜すればよい。他は全て前記実施例と同
じ工程でよく、前記実施例と同様にＳｉＯＦ膜からなる
層間絶縁膜の優れた平坦化の効果を得ることができる。
【００２４】 更に、層間絶縁膜の形成方法としてはＲＦ
バイアススパッタ法を適用しても同様の効果が得られ
た。成膜条件の一例を示すと酸化シリコンをターゲット
としてＲＦパワー３ｋｗ、アルゴン圧力３ｍＴｏｒｒ、
基板へのＲＦバイアス１５０Ｖで約２μｍの成膜を行う
ことができる。
バイアススパッタ法を適用しても同様の効果が得られ
た。成膜条件の一例を示すと酸化シリコンをターゲット
としてＲＦパワー３ｋｗ、アルゴン圧力３ｍＴｏｒｒ、
基板へのＲＦバイアス１５０Ｖで約２μｍの成膜を行う
ことができる。
【００２５】
【発明の効果】以上説明したように本発明は、下層配線
と上層配線とを層間絶縁膜によって絶縁する多層配線構
造の前記層間絶縁膜を形成するに際し、半導体基板の表
面に形成した下層配線の上に、基板に高周波バイアス印
加が可能なバイアスＥＣＲＣＶＤ法により絶縁膜を形成
し、この絶縁膜をＣＭＰ法により平坦化し、更に絶縁膜
の表面を清浄化するための弗化水素水による処理を行う
ことにより、１回のＣＶＤ工程を用いるだけで絶縁膜の
表面を高精度に平坦化することができ、製造工程数を削
減することができる。また、その後に有機膜の塗布やそ
のエッチングバック等の処理を行う必要がなく、その処
理管理を容易に行うことができる。
と上層配線とを層間絶縁膜によって絶縁する多層配線構
造の前記層間絶縁膜を形成するに際し、半導体基板の表
面に形成した下層配線の上に、基板に高周波バイアス印
加が可能なバイアスＥＣＲＣＶＤ法により絶縁膜を形成
し、この絶縁膜をＣＭＰ法により平坦化し、更に絶縁膜
の表面を清浄化するための弗化水素水による処理を行う
ことにより、１回のＣＶＤ工程を用いるだけで絶縁膜の
表面を高精度に平坦化することができ、製造工程数を削
減することができる。また、その後に有機膜の塗布やそ
のエッチングバック等の処理を行う必要がなく、その処
理管理を容易に行うことができる。
【００２６】 更に、バイアスプラズマＣＶＤ法やバイア
ススパッタ法により絶縁膜を形成することで、絶縁膜の
膜質を均質化でき、弗化水素による洗浄でも表面荒れを
無くし、高品質の絶縁膜の平坦化が実現できる。また、
形成される絶縁膜のポリッシング前の平坦性が良いため
ポリッシング時間が短縮でき、スラリーの消費量を低減
でき、かつポリッシング工程のスループットが向上で
き、これと共に、その後の工程、例えばフォトリソグラ
フィ工程での微細加工等の製造マージンが拡大できる等
の効果を得ることができる。
ススパッタ法により絶縁膜を形成することで、絶縁膜の
膜質を均質化でき、弗化水素による洗浄でも表面荒れを
無くし、高品質の絶縁膜の平坦化が実現できる。また、
形成される絶縁膜のポリッシング前の平坦性が良いため
ポリッシング時間が短縮でき、スラリーの消費量を低減
でき、かつポリッシング工程のスループットが向上で
き、これと共に、その後の工程、例えばフォトリソグラ
フィ工程での微細加工等の製造マージンが拡大できる等
の効果を得ることができる。
【図１】本発明の製造方法の一実施例を工程順に示す断
面図である。
面図である。
【図２】バイアスＥＣＲＣＶＤ装置の一例を示す模式的
な断面図である。
な断面図である。
【図３】ポリッシング装置の一例を示す模式的な断面図
である。
である。
【図４】本発明者が検討している平坦化技術を製造工程
順に示す断面図である。
順に示す断面図である。
【図５】従来から知られている平坦化技術の一例を示す
断面図である。
断面図である。
１０１ 半導体基板 １０３ 第１層間絶縁膜 １０４ アルミニウム配線 １０５ シリコン酸化膜（第２層間絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/306 Ｄ 21/88 Ｋ (56)参考文献 特開 平５−259134（ＪＰ，Ａ) 特開 平５−226256（ＪＰ，Ａ) 特開 平５−226327（ＪＰ，Ａ) 特開 平５−102314（ＪＰ，Ａ) 特開 平４−155927（ＪＰ，Ａ) 特開 平５−275527（ＪＰ，Ａ) 特開 平６−61204（ＪＰ，Ａ) 実開 平２−8132（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】 下層配線と上層配線とを層間絶縁膜によ
って絶縁する多層配線構造の半導体装置において、前記
層間絶縁膜を形成するに際し、半導体基板の表面に形成
した前記下層配線の上に、前記半導体基板に高周波バイ
アスを印加したバイアスＥＣＲＣＶＤ法により平坦な絶
縁膜を形成する工程と、前記絶縁膜の表面をケミカルメ
カニカルポリッシング法により平坦化する工程と、前記
平坦化する工程の後に前記絶縁膜の表面を弗化水素水で
エッチングし平坦化する工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記絶縁膜がシリコン酸化膜，シリコン
窒化膜，ＢＰＳＧ膜，ＰＳＧ膜，ＳｉＯＮ膜、ＳｉＯＦ
膜のいずれかである請求項１に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197407A JP3047343B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
| US08/503,088 US5575886A (en) | 1994-07-30 | 1995-07-17 | Method for fabricating semiconductor device with chemical-mechanical polishing process for planarization of interlayer insulation films |
| KR1019950021039A KR100221347B1 (ko) | 1994-07-30 | 1995-07-18 | 층간 절연막의 평탄화를 위한 화학적-기계적 연마법에 의한 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197407A JP3047343B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845882A JPH0845882A (ja) | 1996-02-16 |
| JP3047343B2 true JP3047343B2 (ja) | 2000-05-29 |
Family
ID=16374008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197407A Expired - Fee Related JP3047343B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5575886A (ja) |
| JP (1) | JP3047343B2 (ja) |
| KR (1) | KR100221347B1 (ja) |
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|---|---|---|---|---|
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| KR0159409B1 (ko) * | 1995-09-30 | 1999-02-01 | 배순훈 | 평탄화 방법 |
| JP2687948B2 (ja) * | 1995-10-05 | 1997-12-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09321047A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| US6190233B1 (en) | 1997-02-20 | 2001-02-20 | Applied Materials, Inc. | Method and apparatus for improving gap-fill capability using chemical and physical etchbacks |
| US5990000A (en) * | 1997-02-20 | 1999-11-23 | Applied Materials, Inc. | Method and apparatus for improving gap-fill capability using chemical and physical etchbacks |
| US6403385B1 (en) * | 1998-01-27 | 2002-06-11 | Advanced Micro Devices, Inc. | Method of inspecting a semiconductor wafer for defects |
| JPH11274295A (ja) * | 1998-03-18 | 1999-10-08 | Sony Corp | 半導体装置の製造方法 |
| US6261923B1 (en) | 1999-01-04 | 2001-07-17 | Vanguard International Semiconductor Corporation | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP |
| JP5110783B2 (ja) * | 2004-10-28 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5356776B2 (ja) * | 2008-10-31 | 2013-12-04 | 株式会社ディスコ | 研削装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
| JP2803304B2 (ja) * | 1990-03-29 | 1998-09-24 | 富士電機株式会社 | 絶縁膜を備えた半導体装置の製造方法 |
| JPH04192522A (ja) * | 1990-11-27 | 1992-07-10 | Nec Corp | 半導体素子構造およびその製造方法 |
| JP3362397B2 (ja) * | 1991-03-28 | 2003-01-07 | ソニー株式会社 | ポリッシュによる平坦化工程を含む電子装置の製造方法 |
| JP3216104B2 (ja) * | 1991-05-29 | 2001-10-09 | ソニー株式会社 | メタルプラグ形成方法及び配線形成方法 |
| JP2874486B2 (ja) * | 1991-11-29 | 1999-03-24 | ソニー株式会社 | ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 |
| JPH0745616A (ja) * | 1993-07-29 | 1995-02-14 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-07-30 JP JP6197407A patent/JP3047343B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-17 US US08/503,088 patent/US5575886A/en not_active Expired - Lifetime
- 1995-07-18 KR KR1019950021039A patent/KR100221347B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5575886A (en) | 1996-11-19 |
| JPH0845882A (ja) | 1996-02-16 |
| KR100221347B1 (ko) | 1999-09-15 |
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