JP3362397B2 - ポリッシュによる平坦化工程を含む電子装置の製造方法 - Google Patents
ポリッシュによる平坦化工程を含む電子装置の製造方法Info
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- H01L21/76—Making of isolation regions between components
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Description
【０００１】
【産業上の利用分野】本出願の各発明は、ポリッシュに
よる平坦化工程を含む電子装置の製造方法に関する。本
発明は平坦化工程を要する各種の電子材料の製造工程に
おいて利用でき、例えば、半導体基板上の溝の埋め込み
平坦化を行う半導体装置の製造方法に適用でき、その他
平坦化を要する各種の電子装置（磁気ディスクその他）
の製造技術に用いることができる。
よる平坦化工程を含む電子装置の製造方法に関する。本
発明は平坦化工程を要する各種の電子材料の製造工程に
おいて利用でき、例えば、半導体基板上の溝の埋め込み
平坦化を行う半導体装置の製造方法に適用でき、その他
平坦化を要する各種の電子装置（磁気ディスクその他）
の製造技術に用いることができる。
【０００２】
【従来の技術】電子装置の製造の際に平坦化を要する場
合は種々あるが、その一例として、基体上に形成した溝
を埋め込んで、これを平坦化する場合がある。例えば、
トレンチアイソレーション（溝型素子間分離）やトレン
チキャパシタ、あるいは埋め込み接続プラグ等のメタル
配線部、その他溝やスペースを埋め込んで必要部分を形
成する際に、この平坦化が要せられることになる。
合は種々あるが、その一例として、基体上に形成した溝
を埋め込んで、これを平坦化する場合がある。例えば、
トレンチアイソレーション（溝型素子間分離）やトレン
チキャパシタ、あるいは埋め込み接続プラグ等のメタル
配線部、その他溝やスペースを埋め込んで必要部分を形
成する際に、この平坦化が要せられることになる。
【０００３】このような平坦化のために、ポリッシュを
用いる技術が検討されている。本明細書中、ポリッシュ
とは、平坦化を達成し得る研摩手段全般を意味するが、
ポリッシュは機械的研摩により平坦化を行うので、対象
に特に制限がなく汎用でき、かつ、良好な平坦化が実現
できるので有望である。例えば、１９９０年１０月２日
付日経産業新聞には、ナイロン製の直径１０ミリメート
ル程度の球形工具を用いて、磁気ディスク基板上の微小
突起を研摩して高度に平坦化する技術が紹介されてい
る。これによると従来の２．５倍程度の平坦化が実現で
きるとされている。
用いる技術が検討されている。本明細書中、ポリッシュ
とは、平坦化を達成し得る研摩手段全般を意味するが、
ポリッシュは機械的研摩により平坦化を行うので、対象
に特に制限がなく汎用でき、かつ、良好な平坦化が実現
できるので有望である。例えば、１９９０年１０月２日
付日経産業新聞には、ナイロン製の直径１０ミリメート
ル程度の球形工具を用いて、磁気ディスク基板上の微小
突起を研摩して高度に平坦化する技術が紹介されてい
る。これによると従来の２．５倍程度の平坦化が実現で
きるとされている。
【０００４】
【発明が解決しようとする問題点】しかしポリッシュを
各種電子装置の平坦化に用いようとする場合、解決しな
ければならない数々の問題が残っている。その第１は、
エッチングと堆積とを同時進行的に行う堆積技術（バイ
アスＥＣＲ−ＣＶＤ法に代表される）により溝の埋め込
みを行って、これをポリッシュにより平坦化しようとす
るとき、被ポリッシュ部の高さの不均一等によりポリッ
シュが均一に行われず、ポリッシュによる平坦化の精度
が充分には上がらないという問題がある。その第２は、
ポリッシュの終点判定が難しいという問題である。
各種電子装置の平坦化に用いようとする場合、解決しな
ければならない数々の問題が残っている。その第１は、
エッチングと堆積とを同時進行的に行う堆積技術（バイ
アスＥＣＲ−ＣＶＤ法に代表される）により溝の埋め込
みを行って、これをポリッシュにより平坦化しようとす
るとき、被ポリッシュ部の高さの不均一等によりポリッ
シュが均一に行われず、ポリッシュによる平坦化の精度
が充分には上がらないという問題がある。その第２は、
ポリッシュの終点判定が難しいという問題である。
【０００５】第１の問題点について述べると、次のとお
りである。バイアスＥＣＲ−ＣＶＤ法に代表されるエッ
チングと堆積とを同時進行的に行う堆積手段は、半導体
装置等の電子装置の微細化・集積化に伴う被埋め込み部
の微細化の進行と、更に高度に平坦化を行うべき要請と
に応え得る技術として注目されている。一例を挙げれ
ば、半導体集積回路の微細化・高集積化に伴い、素子間
分離法について従来のＬＯＣＯＳ法に替わり、シャロー
トレンチ法が実用化されようとしているが、その場合、
埋め込み平坦化には、バイアスＥＣＲ−ＣＶＤ法がきわ
めて有効である。この手段は、堆積とエッチングを同時
に行うことにより、広いトレンチ（溝）と狭いトレンチ
を同じ厚さの埋め込み材料（例えば絶縁材であるＳｉＯ
2 ）で埋め込むことができ、よっていわゆる完全シャロ
ートレンチ化が可能で、しかも、エッチング速度と堆積
速度との速度比をコントロールすることによって、比較
的大きいアスペクト比のトレンチ埋め込みにも対応でき
るからである。例えば、アスペクト比１．７９以上の溝
の埋め込みに好ましく用いることができる。しかも、前
述のエッチング速度／堆積速度比のコントロールによっ
て、いわゆる水平戻しの方法を用いることができる。水
平戻しとは、水平方向（基板面に平行な方向）ではエッ
チングが進行し、垂直方向ではエッチングも堆積も進行
しない条件で堆積を行い、これにより水平方向で部分的
なエッチングを行うことを言い、これによりレジスト合
わせに必要なマージンをとるための、被埋め込み部以外
に堆積した余分な埋め込み材料の除去が可能となる。
りである。バイアスＥＣＲ−ＣＶＤ法に代表されるエッ
チングと堆積とを同時進行的に行う堆積手段は、半導体
装置等の電子装置の微細化・集積化に伴う被埋め込み部
の微細化の進行と、更に高度に平坦化を行うべき要請と
に応え得る技術として注目されている。一例を挙げれ
ば、半導体集積回路の微細化・高集積化に伴い、素子間
分離法について従来のＬＯＣＯＳ法に替わり、シャロー
トレンチ法が実用化されようとしているが、その場合、
埋め込み平坦化には、バイアスＥＣＲ−ＣＶＤ法がきわ
めて有効である。この手段は、堆積とエッチングを同時
に行うことにより、広いトレンチ（溝）と狭いトレンチ
を同じ厚さの埋め込み材料（例えば絶縁材であるＳｉＯ
2 ）で埋め込むことができ、よっていわゆる完全シャロ
ートレンチ化が可能で、しかも、エッチング速度と堆積
速度との速度比をコントロールすることによって、比較
的大きいアスペクト比のトレンチ埋め込みにも対応でき
るからである。例えば、アスペクト比１．７９以上の溝
の埋め込みに好ましく用いることができる。しかも、前
述のエッチング速度／堆積速度比のコントロールによっ
て、いわゆる水平戻しの方法を用いることができる。水
平戻しとは、水平方向（基板面に平行な方向）ではエッ
チングが進行し、垂直方向ではエッチングも堆積も進行
しない条件で堆積を行い、これにより水平方向で部分的
なエッチングを行うことを言い、これによりレジスト合
わせに必要なマージンをとるための、被埋め込み部以外
に堆積した余分な埋め込み材料の除去が可能となる。
【０００６】しかしこのようなバイアスＥＣＲ−ＣＶＤ
法等の堆積手段の欠点は、 元来堆積と同時にエッチングを行わせる技術であるの
で、どうしても全体としての堆積速度は小さくなり、ス
ループットが比較的小さく、生産性が低い。 上述したレジスト合わせのマージンをとるための水平
戻しにおいては、水平方向のエッチング速度は小さいの
で、更に一層スループットが小さくなる。 ということである。このような背景で、埋め込み後の埋
め込み材料（ＳｉＯ2 等）をポリッシュ法で除去しよう
とすることを検討するに至ったわけであるが、ここで、
次のことがポリッシュ法採用の大きな隘路となることが
わかった。
法等の堆積手段の欠点は、 元来堆積と同時にエッチングを行わせる技術であるの
で、どうしても全体としての堆積速度は小さくなり、ス
ループットが比較的小さく、生産性が低い。 上述したレジスト合わせのマージンをとるための水平
戻しにおいては、水平方向のエッチング速度は小さいの
で、更に一層スループットが小さくなる。 ということである。このような背景で、埋め込み後の埋
め込み材料（ＳｉＯ2 等）をポリッシュ法で除去しよう
とすることを検討するに至ったわけであるが、ここで、
次のことがポリッシュ法採用の大きな隘路となることが
わかった。
【０００７】即ち、バイアスＥＣＲ−ＣＶＤ法による埋
め込みは下地依存性があり、従来のバイアスＥＣＲ−Ｃ
ＶＤ法をそのまま適用すると、図２（ｂ）に示すよう
に、基体１上の溝２１〜２３（トレンチ）を埋め込む
と、広い平坦部Ａ上での埋め込み材料（ＳｉＯ２等）の
堆積（符号３１で示す）と、溝２２，２３間の狭い平坦
部Ｂ上での埋め込み材料の堆積（符号３２で示す）とに
差が出来てしまう。よって、図中のＡとＢではポリッシ
ュがはじまる時間にずれが生じたり、また、ポリッシュ
に角度依存性があるとすれば、ポリッシュ加工の高精度
化に重大な支障をきたすおそれが大きい。（図中符号Ｐ
でポリッシュヘッドを示す）。また、バイアスＥＣＲ−
ＣＶＤ法、特にバイアスＥＣＲプラズマＣＶＤ法は、発
散磁界を用いるため、埋め込み後は基体の中心部の埋め
込み材料（例えばＳｉＯ２）の膜厚が厚くなり、周辺部
は薄くなって、ここで膜厚の不均一が生じ、これも同じ
く次のポリッシュの不均一化を招く原因となる。これが
第１の問題点である。
め込みは下地依存性があり、従来のバイアスＥＣＲ−Ｃ
ＶＤ法をそのまま適用すると、図２（ｂ）に示すよう
に、基体１上の溝２１〜２３（トレンチ）を埋め込む
と、広い平坦部Ａ上での埋め込み材料（ＳｉＯ２等）の
堆積（符号３１で示す）と、溝２２，２３間の狭い平坦
部Ｂ上での埋め込み材料の堆積（符号３２で示す）とに
差が出来てしまう。よって、図中のＡとＢではポリッシ
ュがはじまる時間にずれが生じたり、また、ポリッシュ
に角度依存性があるとすれば、ポリッシュ加工の高精度
化に重大な支障をきたすおそれが大きい。（図中符号Ｐ
でポリッシュヘッドを示す）。また、バイアスＥＣＲ−
ＣＶＤ法、特にバイアスＥＣＲプラズマＣＶＤ法は、発
散磁界を用いるため、埋め込み後は基体の中心部の埋め
込み材料（例えばＳｉＯ２）の膜厚が厚くなり、周辺部
は薄くなって、ここで膜厚の不均一が生じ、これも同じ
く次のポリッシュの不均一化を招く原因となる。これが
第１の問題点である。
【０００８】更に第２の問題点として、上記のようなポ
リッシュの適用は、ＳＯＩへの適用も含めて注目されて
いるのであるが、ポリッシュによる平坦化では、その終
点の判定が困難であるということが、実用化のもう１つ
の隘路となっている。
リッシュの適用は、ＳＯＩへの適用も含めて注目されて
いるのであるが、ポリッシュによる平坦化では、その終
点の判定が困難であるということが、実用化のもう１つ
の隘路となっている。
【０００９】
【発明の目的】本出願の各発明はいずれも、電子装置の
製造技術へのポリッシュの適用の際の実用化を阻む問題
点を解決することを目的とする。特に請求項１〜５の発
明は第１の問題点を解決して、被ポリッシュ体の不均一
に基づくポリッシュの精度低下を防止してポリッシュに
よる良好な平坦化を実現することを目的とし、請求項６
の発明は第２の問題点を解決して、ポリッシュの終点判
定を容易ならしめることを目的とする。
製造技術へのポリッシュの適用の際の実用化を阻む問題
点を解決することを目的とする。特に請求項１〜５の発
明は第１の問題点を解決して、被ポリッシュ体の不均一
に基づくポリッシュの精度低下を防止してポリッシュに
よる良好な平坦化を実現することを目的とし、請求項６
の発明は第２の問題点を解決して、ポリッシュの終点判
定を容易ならしめることを目的とする。
【００１０】
【問題点を解決するための手段】請求項１の発明は、基
体上に形成した溝をエッチングと堆積とを同時進行的に
行う堆積手段により埋め込む工程と、ポリッシュによる
平坦化工程とを行うとともに、ポリッシュによる平坦化
工程に先立って高さ均等化工程を行う電子装置の製造方
法であって、エッチングと堆積とを同時進行的に行う堆
積手段であるバイアスＥＣＲ−ＣＶＤ法により被埋め込
み部を埋め込んだ後、更に該エッチングと堆積とを同時
進行的に行う堆積手段であるバイアスＥＣＲ−ＣＶＤ法
を継続することにより、被埋め込み部以外の除去を要す
る部分の埋め込み材料の突出部の高さを総て等しく揃え
る高さ均等化工程を行い、その後ポリッシュによる平坦
化工程を行うことを特徴とするポリッシュによる平坦化
工程を含む電子装置の製造方法であって、これにより上
記目的を達成するものである。
体上に形成した溝をエッチングと堆積とを同時進行的に
行う堆積手段により埋め込む工程と、ポリッシュによる
平坦化工程とを行うとともに、ポリッシュによる平坦化
工程に先立って高さ均等化工程を行う電子装置の製造方
法であって、エッチングと堆積とを同時進行的に行う堆
積手段であるバイアスＥＣＲ−ＣＶＤ法により被埋め込
み部を埋め込んだ後、更に該エッチングと堆積とを同時
進行的に行う堆積手段であるバイアスＥＣＲ−ＣＶＤ法
を継続することにより、被埋め込み部以外の除去を要す
る部分の埋め込み材料の突出部の高さを総て等しく揃え
る高さ均等化工程を行い、その後ポリッシュによる平坦
化工程を行うことを特徴とするポリッシュによる平坦化
工程を含む電子装置の製造方法であって、これにより上
記目的を達成するものである。
【００１１】請求項２の発明は、基体上に形成した溝を
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込む工程と、ポリッシュによる平坦化工程とを行う
とともに、ポリッシュによる平坦化工程に先立って高さ
均等化工程を行う電子装置の製造方法であって、エッチ
ングと堆積とを同時進行的に行う堆積手段により被埋め
込み部を埋め込んだ後、全面エッチバックにより突出部
以外の除去を要する部分の埋め込み材料を除去するとと
もに、突出部の高さを総て等しく揃える高さ均等化工程
を行い、その後ポリッシュによる平坦化工程を行うこと
を特徴とするポリッシュによる平坦化工程を含む電子装
置の製造方法であって、これにより上記目的を達成する
ものである。
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込む工程と、ポリッシュによる平坦化工程とを行う
とともに、ポリッシュによる平坦化工程に先立って高さ
均等化工程を行う電子装置の製造方法であって、エッチ
ングと堆積とを同時進行的に行う堆積手段により被埋め
込み部を埋め込んだ後、全面エッチバックにより突出部
以外の除去を要する部分の埋め込み材料を除去するとと
もに、突出部の高さを総て等しく揃える高さ均等化工程
を行い、その後ポリッシュによる平坦化工程を行うこと
を特徴とするポリッシュによる平坦化工程を含む電子装
置の製造方法であって、これにより上記目的を達成する
ものである。
【００１２】請求項３の発明は、基体上に形成した溝を
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込み平坦化する電子装置の製造方法であって、エッ
チングと堆積とを同時進行的に行う堆積手段により溝の
埋め込みを行った後、該溝の埋め込み時に生ずる基体中
心部と基体周辺部との埋め込み材料の膜厚の差を相殺す
る条件でエッチングを行い、その後ポリッシュによる平
坦化を行うことを特徴とするポリッシュによる平坦化工
程を含む電子装置の製造方法であって、これにより上記
目的を達成するものである。
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込み平坦化する電子装置の製造方法であって、エッ
チングと堆積とを同時進行的に行う堆積手段により溝の
埋め込みを行った後、該溝の埋め込み時に生ずる基体中
心部と基体周辺部との埋め込み材料の膜厚の差を相殺す
る条件でエッチングを行い、その後ポリッシュによる平
坦化を行うことを特徴とするポリッシュによる平坦化工
程を含む電子装置の製造方法であって、これにより上記
目的を達成するものである。
【００１３】請求項４の発明は、基体上に形成した溝を
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込み平坦化する電子装置の製造方法であって、溝の
埋め込み後、基体周辺部において堆積速度／エッチング
速度比が大きくなる条件で堆積を行って整形し、その後
ポリッシュによる平坦化を行うことを特徴とするポリッ
シュによる平坦化工程を含む電子装置の製造方法であっ
て、これにより上記目的を達成するものである。
エッチングと堆積とを同時進行的に行う堆積手段により
埋め込み平坦化する電子装置の製造方法であって、溝の
埋め込み後、基体周辺部において堆積速度／エッチング
速度比が大きくなる条件で堆積を行って整形し、その後
ポリッシュによる平坦化を行うことを特徴とするポリッ
シュによる平坦化工程を含む電子装置の製造方法であっ
て、これにより上記目的を達成するものである。
【００１４】請求項５の発明は、基体をポリッシュによ
り平坦化する工程を含む電子装置の製造方法であって、
導電性ポリッシュヘッドを用いるとともに、前記基体の
表面と裏面に連通する導電性のポリッシュストッパ層を
形成しておき、前記基体裏面と前記導電性ポリッシュヘ
ッドとの間の電気抵抗をモニタすることによりポリッシ
ュの終点を測定することを特徴とするポリッシュによる
溝の埋め込み平坦化工程を含む電子装置の製造方法であ
って、これにより上記目的を達成するものである。
り平坦化する工程を含む電子装置の製造方法であって、
導電性ポリッシュヘッドを用いるとともに、前記基体の
表面と裏面に連通する導電性のポリッシュストッパ層を
形成しておき、前記基体裏面と前記導電性ポリッシュヘ
ッドとの間の電気抵抗をモニタすることによりポリッシ
ュの終点を測定することを特徴とするポリッシュによる
溝の埋め込み平坦化工程を含む電子装置の製造方法であ
って、これにより上記目的を達成するものである。
【００１５】
【００１６】
【作用】請求項１，２の発明においては、被埋め込み部
以外の除去を要する部分の埋め込み材料の突出部の高さ
を総て等しく揃える高さ均等化工程を行い、特に請求項
１の発明ではこの高さ均等化工程をエッチングと堆積と
を同時進行的に行う堆積手段であるバイアスＥＣＲ−Ｃ
ＶＤ法によって行い、請求項２の発明では全面エッチバ
ックによって行い、この高さ均等化工程によりポリッシ
ュされるべき部分のポリッシュ開始時点や角度を等しく
したので、均一な平坦化を良好に達成することができ
る。
以外の除去を要する部分の埋め込み材料の突出部の高さ
を総て等しく揃える高さ均等化工程を行い、特に請求項
１の発明ではこの高さ均等化工程をエッチングと堆積と
を同時進行的に行う堆積手段であるバイアスＥＣＲ−Ｃ
ＶＤ法によって行い、請求項２の発明では全面エッチバ
ックによって行い、この高さ均等化工程によりポリッシ
ュされるべき部分のポリッシュ開始時点や角度を等しく
したので、均一な平坦化を良好に達成することができ
る。
【００１７】請求項３の発明は、溝の埋め込み時に生ず
る基体中心部と基体周辺部との埋め込み材料の膜厚の差
を相殺する条件でエッチングを行い、その後ポリッシュ
による平坦化を行うので、該膜厚差に基づくポリッシュ
の不均一化を防止して、均一な平坦化を良好に達成する
ことができる。
る基体中心部と基体周辺部との埋め込み材料の膜厚の差
を相殺する条件でエッチングを行い、その後ポリッシュ
による平坦化を行うので、該膜厚差に基づくポリッシュ
の不均一化を防止して、均一な平坦化を良好に達成する
ことができる。
【００１８】請求項４の発明は、溝の埋め込み後、基体
周辺部において堆積速度／エッチング速度比が大きくな
る条件で堆積を行って整形し、その後ポリッシュによる
平坦化を行うので、該膜厚差に基づくポリッシュの不均
一化を防止して、均一な平坦化を良好に達成することが
できる。
周辺部において堆積速度／エッチング速度比が大きくな
る条件で堆積を行って整形し、その後ポリッシュによる
平坦化を行うので、該膜厚差に基づくポリッシュの不均
一化を防止して、均一な平坦化を良好に達成することが
できる。
【００１９】請求項５の発明は、基体に導電性のポリッ
シュストッパ層を形成しておき、基体とポリッシュ材の
基体に接する面との間の電気抵抗をモニタすることによ
りポリッシュの終点を測定するので、ポリッシュの終点
を適正かつ容易に判定することができる。
シュストッパ層を形成しておき、基体とポリッシュ材の
基体に接する面との間の電気抵抗をモニタすることによ
りポリッシュの終点を測定するので、ポリッシュの終点
を適正かつ容易に判定することができる。
【００２０】
【実施例】以下本出願の発明の実施例について説明す
る。但し当然のことではあるが、各発明は以下の実施例
により限定されるものではない。
る。但し当然のことではあるが、各発明は以下の実施例
により限定されるものではない。
【００２１】実施例−１
本実施例は、微細化・集積化した半導体集積回路装置の
素子分離をシャロートレンチアイソレーションにより達
成する場合に請求項１の発明を適用したものである。図
１を参照する。
素子分離をシャロートレンチアイソレーションにより達
成する場合に請求項１の発明を適用したものである。図
１を参照する。
【００２２】本実施例は、図１（ａ）に示したような基
体１（ここではシリコン半導体基板）上に形成した溝２
１〜２３をエッチングと堆積とを同時進行的に行う堆積
手段により埋め込み平坦化するに際し、被埋め込み部
（溝２１〜２３の部分）以外の除去を要する部分の埋め
込み材料３１ａ，３１ｂ，３２，３３（図１（ｂ）参
照）の高さを総て等しく揃える高さ均等化工程を行い
（均等化後の各部を図１（ｃ）に符号３１ａ′，３１
ｂ′，３２′，３３′で示す）、その後ポリッシュによ
る平坦化工程を行って、図１（ｄ）に示す平坦な構造を
得るものである。
体１（ここではシリコン半導体基板）上に形成した溝２
１〜２３をエッチングと堆積とを同時進行的に行う堆積
手段により埋め込み平坦化するに際し、被埋め込み部
（溝２１〜２３の部分）以外の除去を要する部分の埋め
込み材料３１ａ，３１ｂ，３２，３３（図１（ｂ）参
照）の高さを総て等しく揃える高さ均等化工程を行い
（均等化後の各部を図１（ｃ）に符号３１ａ′，３１
ｂ′，３２′，３３′で示す）、その後ポリッシュによ
る平坦化工程を行って、図１（ｄ）に示す平坦な構造を
得るものである。
【００２３】本実施例における高さ均等化工程は、埋め
込み材料３（この例ではＳｉＯ2 ）の積み増しによるも
のである。具体的には後に条件を詳しく述べるように、
埋め込み材料３であるＳｉＯ2 を堆積して積み増すと同
時に、一部水平戻しの条件になるようにして、低い部分
３２は平坦に近くエッチングして、図１（ｃ）の構造に
する。
込み材料３（この例ではＳｉＯ2 ）の積み増しによるも
のである。具体的には後に条件を詳しく述べるように、
埋め込み材料３であるＳｉＯ2 を堆積して積み増すと同
時に、一部水平戻しの条件になるようにして、低い部分
３２は平坦に近くエッチングして、図１（ｃ）の構造に
する。
【００２４】更に詳しくは、本実施例においては、ポリ
ッシュのストッパ層４１としてのポリＳｉ膜、及びこの
ポリＳｉ膜を除去する時のエッチングストッパ層４２と
してのＳｉＯ2 膜との積層構造を基体１であるシリコン
基板上に形成し、次いで素子分離用のトレンチパターン
をフォトリソグラフィ技術とシリコントレンチエッチン
グ技術を用いて形成し、これにより基体１であるシリコ
ン基板中にシャロートレンチである溝２１〜２３を形成
して、これにより図１（ａ）の構造を得る。ここで、ポ
リッシュのストッパ層４１であるポリＳｉ膜は、例えば
５００Åの膜厚で形成し、ポリＳｉ膜除去の際のエッチ
ングストッパ層４２であるＳｉＯ2 膜は例えば１００
Åの膜厚で形成する。いずれも適宜手段で形成してよ
く、例えばＣＶＤにより形成することができる。狭い溝
２２，２３は、いずれもアスペクト比が１．７９以上で
あり、このような溝に本発明は好ましく適用できる。
ッシュのストッパ層４１としてのポリＳｉ膜、及びこの
ポリＳｉ膜を除去する時のエッチングストッパ層４２と
してのＳｉＯ2 膜との積層構造を基体１であるシリコン
基板上に形成し、次いで素子分離用のトレンチパターン
をフォトリソグラフィ技術とシリコントレンチエッチン
グ技術を用いて形成し、これにより基体１であるシリコ
ン基板中にシャロートレンチである溝２１〜２３を形成
して、これにより図１（ａ）の構造を得る。ここで、ポ
リッシュのストッパ層４１であるポリＳｉ膜は、例えば
５００Åの膜厚で形成し、ポリＳｉ膜除去の際のエッチ
ングストッパ層４２であるＳｉＯ2 膜は例えば１００
Åの膜厚で形成する。いずれも適宜手段で形成してよ
く、例えばＣＶＤにより形成することができる。狭い溝
２２，２３は、いずれもアスペクト比が１．７９以上で
あり、このような溝に本発明は好ましく適用できる。
【００２５】次に、バイアスＥＣＲ−ＣＶＤを用いて、
溝２１〜２３を埋め込む。実際の工程では、これに先立
ち、一般に溝２１〜２３の内壁酸化を行う。埋め込み時
のバイアスＥＣＲ−ＣＶＤの条件は次のようにした。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ これにより、図１（ｂ）に示すように、埋め込み材料３
により溝２１〜２３が丁度埋め込まれた構造が得られ
る。このとき、狭い溝２２，２３間の狭い平坦領域上に
堆積した埋め込み材料３２は、広い平坦領域上に堆積し
た埋め込み材料３１ａ，３１ｂ，３３よりも高さが低く
なる。図中の、狭い溝２２と広い溝２１との間のやや広
い領域上の埋め込み材料３３は、両側の広い領域上の埋
め込み材料３１ａ，３１ｂとほぼ同じ高さか、あるいは
若干低く形成される。
溝２１〜２３を埋め込む。実際の工程では、これに先立
ち、一般に溝２１〜２３の内壁酸化を行う。埋め込み時
のバイアスＥＣＲ−ＣＶＤの条件は次のようにした。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ これにより、図１（ｂ）に示すように、埋め込み材料３
により溝２１〜２３が丁度埋め込まれた構造が得られ
る。このとき、狭い溝２２，２３間の狭い平坦領域上に
堆積した埋め込み材料３２は、広い平坦領域上に堆積し
た埋め込み材料３１ａ，３１ｂ，３３よりも高さが低く
なる。図中の、狭い溝２２と広い溝２１との間のやや広
い領域上の埋め込み材料３３は、両側の広い領域上の埋
め込み材料３１ａ，３１ｂとほぼ同じ高さか、あるいは
若干低く形成される。
【００２６】従来技術においては溝２１〜２３が埋め込
まれた図１（ｂ）の状態で平坦化を行うことになるが、
本実施例では、更にバイアスＥＣＲ−ＣＶＤを続け、埋
め込み材料の積み増しを行う。これにより、埋め込み部
以外の除去すべき埋め込み材料部分である余分なＳｉＯ
2 の最小寸法の所でも、広い部分のＳｉＯ2 の高さと同
じになるようにして、図１（ｃ）の構造にする。図の３
１ａ′，３１ｂ′，３３′の高さは、すべて等しくなっ
ている。
まれた図１（ｂ）の状態で平坦化を行うことになるが、
本実施例では、更にバイアスＥＣＲ−ＣＶＤを続け、埋
め込み材料の積み増しを行う。これにより、埋め込み部
以外の除去すべき埋め込み材料部分である余分なＳｉＯ
2 の最小寸法の所でも、広い部分のＳｉＯ2 の高さと同
じになるようにして、図１（ｃ）の構造にする。図の３
１ａ′，３１ｂ′，３３′の高さは、すべて等しくなっ
ている。
【００２７】この後、ＳｉＯ2 をポリッシュして、余分
なＳｉＯ2 を除去し、平坦化する。ポリッシュ法は通常
のポリッシュ法を適宜用いればよく、また、前記したナ
イロン球を用いる研摩を用いてもよい。これによって図
１（ｄ）の平坦化構造が得られる。なおポリッシュの時
は、ステンシル構造を用いて、同一幅パターンを形成し
た構造にしておくのも好ましいことである（本出願人に
よる特願平３−２４０４１号参照）。
なＳｉＯ2 を除去し、平坦化する。ポリッシュ法は通常
のポリッシュ法を適宜用いればよく、また、前記したナ
イロン球を用いる研摩を用いてもよい。これによって図
１（ｄ）の平坦化構造が得られる。なおポリッシュの時
は、ステンシル構造を用いて、同一幅パターンを形成し
た構造にしておくのも好ましいことである（本出願人に
よる特願平３−２４０４１号参照）。
【００２８】その後必要に応じ、ポリＳｉであるポリッ
シュのストッパ層４１をエッチング除去して（この時Ｓ
ｉＯ2 膜がエッチングのストッパ層４２となっているの
で、下地Ｓｉ基板に影響はない）、溝２１〜２３の埋め
込み部を若干基体１面から突出させ、耐圧向上を図るよ
うにすることができる。
シュのストッパ層４１をエッチング除去して（この時Ｓ
ｉＯ2 膜がエッチングのストッパ層４２となっているの
で、下地Ｓｉ基板に影響はない）、溝２１〜２３の埋め
込み部を若干基体１面から突出させ、耐圧向上を図るよ
うにすることができる。
【００２９】本実施例によれば、エッチングと堆積とを
同時進行的に行うバイアスＥＣＲ−ＣＶＤにより溝２１
〜２３（トレンチ）を埋め込み、埋め込み部以外の除去
すべき余分な埋め込み材料であるＳｉＯ2 をポリッシン
グを用いて平坦化するに際し、予め余分なＳｉＯ2 の高
さを総て等しく揃えた後、ポリッシュするので、従来技
術（図２（ｂ））に対し、図２（ａ）の如く被ポリッシ
ュ部（３）の高さが等しい状態でポリッシュを行えるの
で、よってポリッシュの加工精度のパターン依存性がな
く、かつ、水平戻しで最終まで平坦化する場合に比し
て、スループットが向上する。
同時進行的に行うバイアスＥＣＲ−ＣＶＤにより溝２１
〜２３（トレンチ）を埋め込み、埋め込み部以外の除去
すべき余分な埋め込み材料であるＳｉＯ2 をポリッシン
グを用いて平坦化するに際し、予め余分なＳｉＯ2 の高
さを総て等しく揃えた後、ポリッシュするので、従来技
術（図２（ｂ））に対し、図２（ａ）の如く被ポリッシ
ュ部（３）の高さが等しい状態でポリッシュを行えるの
で、よってポリッシュの加工精度のパターン依存性がな
く、かつ、水平戻しで最終まで平坦化する場合に比し
て、スループットが向上する。
【００３０】実施例−２
次に図３を参照して、実施例−2を説明する。本例も実
施例−１と同様な分野への適用であるが、この実施例は
請求項２の発明を具体化した。
施例−１と同様な分野への適用であるが、この実施例は
請求項２の発明を具体化した。
【００３１】本実施例においては、まず実施例−１と同
様にして、ポリッシュのストッパ層４１であるポリＳｉ
膜と該ポリＳｉ膜除去の際のエッチングストッパ層４２
であるＳｉＯ2 膜との積層構造を基体１であるシリコン
基板上に形成し、素子分離パターンをリソグラフ技術と
Ｓｉトレンチエッチング技術を使って基体１中に形成し
て、実施例−１と同様な溝２１〜２３をシャロートレン
チとして形成する。ポリＳｉ膜は例えば１０００Åの膜
厚に形成する。ＳｉＯ2 膜は実施例−１と同程度に形成
してよい。これにより図３（ａ）の構造を得る。
様にして、ポリッシュのストッパ層４１であるポリＳｉ
膜と該ポリＳｉ膜除去の際のエッチングストッパ層４２
であるＳｉＯ2 膜との積層構造を基体１であるシリコン
基板上に形成し、素子分離パターンをリソグラフ技術と
Ｓｉトレンチエッチング技術を使って基体１中に形成し
て、実施例−１と同様な溝２１〜２３をシャロートレン
チとして形成する。ポリＳｉ膜は例えば１０００Åの膜
厚に形成する。ＳｉＯ2 膜は実施例−１と同程度に形成
してよい。これにより図３（ａ）の構造を得る。
【００３２】次に、バイアスＥＣＲ−ＣＶＤを用いて、
溝２１〜２３を埋め込む。具体的条件としては、次のよ
うにした。 使用ガス系 ：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０−４Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ これにより図３（ｂ）のように溝２１〜２３が埋め込み
材料３により埋め込まれた構造を得る。
溝２１〜２３を埋め込む。具体的条件としては、次のよ
うにした。 使用ガス系 ：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０−４Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ これにより図３（ｂ）のように溝２１〜２３が埋め込み
材料３により埋め込まれた構造を得る。
【００３３】次に、図２を用いて説明したＡ部の如き広
い部分３１とは同じ高さに達していないＢ部の所の埋め
込み材料であるＳｉＯ2 （３２で示す部分）が除去され
るまで、全面エッチバックを行う。条件は次のとおりと
した。 使用ガス系：ＣＨＦ3 ／Ｏ2 ＝７５／８ＳＣＣＭ 圧力 ：０．０５Ｔｏｒｒ 印加電力 ：０．２３Ｗ／ｃｍ2 これにより図３（ｃ）の構造を得る。エッチバック後の
広い平坦部上の材料を符号３１′で示す。なおエッチバ
ック量に応じてポリッシュのストッパ層４１であるポリ
Ｓｉの厚さをかえるようにしておくのが望ましい。
い部分３１とは同じ高さに達していないＢ部の所の埋め
込み材料であるＳｉＯ2 （３２で示す部分）が除去され
るまで、全面エッチバックを行う。条件は次のとおりと
した。 使用ガス系：ＣＨＦ3 ／Ｏ2 ＝７５／８ＳＣＣＭ 圧力 ：０．０５Ｔｏｒｒ 印加電力 ：０．２３Ｗ／ｃｍ2 これにより図３（ｃ）の構造を得る。エッチバック後の
広い平坦部上の材料を符号３１′で示す。なおエッチバ
ック量に応じてポリッシュのストッパ層４１であるポリ
Ｓｉの厚さをかえるようにしておくのが望ましい。
【００３４】この後、埋め込み部以外の除去すべき埋め
込み材料３１′であるＳｉＯ2 をポリッシュして、該余
分なＳｉＯ2 を除去し、平坦化する。ポリッシュ法は実
施例−１と同じく通常のポリッシュ手段を用いればよ
い。本例ではこの時、多少、ストッパ層４１であるポリ
Ｓｉも削り、ポリＳｉ膜とＳｉＯ2 膜（ストッパ層４
２）が同じ高さになるようにする。その後、ポリ−Ｓｉ
をＫＯＨ等でエッチング除去し、埋め込みＳｉＯ2 が突
出するようにする。
込み材料３１′であるＳｉＯ2 をポリッシュして、該余
分なＳｉＯ2 を除去し、平坦化する。ポリッシュ法は実
施例−１と同じく通常のポリッシュ手段を用いればよ
い。本例ではこの時、多少、ストッパ層４１であるポリ
Ｓｉも削り、ポリＳｉ膜とＳｉＯ2 膜（ストッパ層４
２）が同じ高さになるようにする。その後、ポリ−Ｓｉ
をＫＯＨ等でエッチング除去し、埋め込みＳｉＯ2 が突
出するようにする。
【００３５】本実施例は、実施例−１と同様の作用効果
を有するものである。
を有するものである。
【００３６】実施例−３
本実施例は、請求項３の発明を実施したもので、バイア
スＥＣＲ−ＣＶＤで溝を埋め込んだ時に生じる基体中心
部と基体周辺部との膜厚差を解消して、ポリッシュを均
一性良く行わせるものである。特に、基体中心の堆積速
度が周辺部の堆積速度より小さくなる水平戻し条件を用
いて相殺するような工程を含んだトレンチアイソレーシ
ョン形成プロセスである。
スＥＣＲ−ＣＶＤで溝を埋め込んだ時に生じる基体中心
部と基体周辺部との膜厚差を解消して、ポリッシュを均
一性良く行わせるものである。特に、基体中心の堆積速
度が周辺部の堆積速度より小さくなる水平戻し条件を用
いて相殺するような工程を含んだトレンチアイソレーシ
ョン形成プロセスである。
【００３７】本実施例では、溝２１，２２をバイアスＥ
ＣＲプラズマＣＶＤで基体１であるウェハー周辺部の溝
２１，２２がちょうど埋まるまで埋め込む（図４（Ｂ）
参照）。この時の条件は、 使用ガス系：ＳｉＨ4 ＝２１ＳＣＣＭ，Ｎ2 Ｏ＝３５Ｓ
ＣＣＭ マイクロ波：１０００Ｗ ＲＦ ：５００Ｗ 圧力 ：〜７×１０-4Ｔｏｒｒ 磁場 ：８７５ガウス とする。この場合、基体１であるウェハー中央部の埋め
込み形状は図４（Ａ）に示すとおりであり、図５にも示
すように、中央部が厚くなる膜厚分布を示す。即ち、図
において中央部の膜厚（Ａ）と周辺部の膜厚（Ｂ）との
関係は（Ａ）＞（Ｂ）となる。以上を工程とする。
ＣＲプラズマＣＶＤで基体１であるウェハー周辺部の溝
２１，２２がちょうど埋まるまで埋め込む（図４（Ｂ）
参照）。この時の条件は、 使用ガス系：ＳｉＨ4 ＝２１ＳＣＣＭ，Ｎ2 Ｏ＝３５Ｓ
ＣＣＭ マイクロ波：１０００Ｗ ＲＦ ：５００Ｗ 圧力 ：〜７×１０-4Ｔｏｒｒ 磁場 ：８７５ガウス とする。この場合、基体１であるウェハー中央部の埋め
込み形状は図４（Ａ）に示すとおりであり、図５にも示
すように、中央部が厚くなる膜厚分布を示す。即ち、図
において中央部の膜厚（Ａ）と周辺部の膜厚（Ｂ）との
関係は（Ａ）＞（Ｂ）となる。以上を工程とする。
【００３８】次に、上記工程で生じた膜厚差（Ａ）−
（Ｂ）を相殺するような条件で、水平戻しエッチングを
行う。バイアスＥＣＲ−ＣＶＤでは、ＳｉＨ4 ／Ｎ2 Ｏ
比を下げて行くと、図６に示すように、基体１であるウ
ェハー中心部と周辺部の堆積レートが逆転する。このこ
とを利用して、工程で生じた膜厚差（Ａ）−（Ｂ）を
必要とする時間ｔで割った（（Ａ）−（Ｂ））／ｔが、
ちょうどウェハー周辺部と中心部とのレートの差とな
る。条件を用いて、水平戻しエッチングを行う。例え
ば、工程での膜厚差（Ａ）−（Ｂ）が１０００Åなら
ば、水平戻しは 使用ガス系：ＳｉＨ4 ＝６．２ＳＣＣＭ，Ｎ2 Ｏ＝３５
ＳＣＣＭ マイクロ波：１０００Ｗ ＲＦ ：５００Ｗ 圧力 ：〜７×１０-4Ｔｏｒｒ 磁場 ：８７５ガウス として、５０分行えばよい。これにより、中心部と周辺
部との膜厚差は相殺される。後は、埋め込み材料３であ
るＳｉＯ2 のエッチバック、フォトレジストパターニン
グ、ＳｉＯ2 除去、フォトレジスト除去を行えば、平坦
なアイソレーションが形成できる。
（Ｂ）を相殺するような条件で、水平戻しエッチングを
行う。バイアスＥＣＲ−ＣＶＤでは、ＳｉＨ4 ／Ｎ2 Ｏ
比を下げて行くと、図６に示すように、基体１であるウ
ェハー中心部と周辺部の堆積レートが逆転する。このこ
とを利用して、工程で生じた膜厚差（Ａ）−（Ｂ）を
必要とする時間ｔで割った（（Ａ）−（Ｂ））／ｔが、
ちょうどウェハー周辺部と中心部とのレートの差とな
る。条件を用いて、水平戻しエッチングを行う。例え
ば、工程での膜厚差（Ａ）−（Ｂ）が１０００Åなら
ば、水平戻しは 使用ガス系：ＳｉＨ4 ＝６．２ＳＣＣＭ，Ｎ2 Ｏ＝３５
ＳＣＣＭ マイクロ波：１０００Ｗ ＲＦ ：５００Ｗ 圧力 ：〜７×１０-4Ｔｏｒｒ 磁場 ：８７５ガウス として、５０分行えばよい。これにより、中心部と周辺
部との膜厚差は相殺される。後は、埋め込み材料３であ
るＳｉＯ2 のエッチバック、フォトレジストパターニン
グ、ＳｉＯ2 除去、フォトレジスト除去を行えば、平坦
なアイソレーションが形成できる。
【００３９】図７（Ａ）（Ｂ）にそれぞれ水平戻し後の
ウェハー中心部、周辺部の埋め込み形状を示す。図８
に、同じく水平戻し後のウェハー上の膜厚分布を示す。
ウェハー中心部、周辺部の埋め込み形状を示す。図８
に、同じく水平戻し後のウェハー上の膜厚分布を示す。
【００４０】その後、ポリッシュを行う。本実施例によ
れば、基体１であるウェハーの中心部と周辺部との膜厚
差を解消したので、その後のポリッシュが均一に達成で
きる。
れば、基体１であるウェハーの中心部と周辺部との膜厚
差を解消したので、その後のポリッシュが均一に達成で
きる。
【００４１】実施例−４
本実施例は、請求項４の発明を具体化したもので、実施
例−3と同様の効果を得るものである。本実施例では、
埋め込み後、基体１の周辺の堆積速度／エッチング速度
比が大きくなる条件で堆積を行い、これにより埋め込み
膜を整形する。図９〜１２にこの実施例を示す。
例−3と同様の効果を得るものである。本実施例では、
埋め込み後、基体１の周辺の堆積速度／エッチング速度
比が大きくなる条件で堆積を行い、これにより埋め込み
膜を整形する。図９〜１２にこの実施例を示す。
【００４２】本実施例ではまず、従来と同じように、Ｓ
ｉＯ2 （１００Å）／ポリＳｉ（５００Å）の２層構造
を形成した基体１であるＳｉ基板に、所望のトレンチパ
ターンを形成する。これは、通常のリソグラフィーとド
ライエッチングを用いる。これにより、ポリッシュのス
トッパ層４１（ポリＳｉ膜）、エッチングストッパ層４
１（ＳｉＯ2 膜）、溝２１，２２を有する図９の構造を
得る。なお図９〜図１２において、（ａ）は基体の周
辺、（ｂ）は基体の中心の構造を示す。更に図９の状態
で、溝２１，２２に内壁酸化をしておく（酸化膜の図示
省略）。
ｉＯ2 （１００Å）／ポリＳｉ（５００Å）の２層構造
を形成した基体１であるＳｉ基板に、所望のトレンチパ
ターンを形成する。これは、通常のリソグラフィーとド
ライエッチングを用いる。これにより、ポリッシュのス
トッパ層４１（ポリＳｉ膜）、エッチングストッパ層４
１（ＳｉＯ2 膜）、溝２１，２２を有する図９の構造を
得る。なお図９〜図１２において、（ａ）は基体の周
辺、（ｂ）は基体の中心の構造を示す。更に図９の状態
で、溝２１，２２に内壁酸化をしておく（酸化膜の図示
省略）。
【００４３】次に、バイアスＥＣＲ−ＣＶＤで溝２１，
２２（トレンチ）を埋め込む。これにより図１０の構造
を得る。この時、前述のように、中心の埋め込み厚が大
きくなる。埋め込み条件は次のようにした。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ 磁場 ：８７５ガウス この時、次の工程でエッチングする分をみこんで、厚く
埋め込みを行う。
２２（トレンチ）を埋め込む。これにより図１０の構造
を得る。この時、前述のように、中心の埋め込み厚が大
きくなる。埋め込み条件は次のようにした。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ 磁場 ：８７５ガウス この時、次の工程でエッチングする分をみこんで、厚く
埋め込みを行う。
【００４４】次に周辺で堆積速度／エッチング速度比が
大きくなる条件で埋め込みを行い、これにより埋め込み
材料であるＳｉＯ2 膜を整形する。この整形は例えば、
「水平戻し」の手法などを用いることができる。具体的
な条件としては 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝９〜１２／３５ＳＣ
ＣＭ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ 磁場 ：８７５ガウス このように従来よりも若干ＳｉＨ4 流量を増やした条件
とする。ＳｉＨ4 流量を増やすと、周辺の堆積成分が大
きくなる。以下通常のポリッシュ法を用いて平坦化す
る。本実施例においては、実施例−３と同様の効果をも
たらすことができる。
大きくなる条件で埋め込みを行い、これにより埋め込み
材料であるＳｉＯ2 膜を整形する。この整形は例えば、
「水平戻し」の手法などを用いることができる。具体的
な条件としては 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝９〜１２／３５ＳＣ
ＣＭ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ 磁場 ：８７５ガウス このように従来よりも若干ＳｉＨ4 流量を増やした条件
とする。ＳｉＨ4 流量を増やすと、周辺の堆積成分が大
きくなる。以下通常のポリッシュ法を用いて平坦化す
る。本実施例においては、実施例−３と同様の効果をも
たらすことができる。
【００４５】実施例−５
本実施例は、請求項５の発明を具体化して、ポリッシュ
の終点判定を容易かつ適正に行えるようにしたものであ
る。本実施例では、電気抵抗を計測することにより、終
点判定を行うようにした。
の終点判定を容易かつ適正に行えるようにしたものであ
る。本実施例では、電気抵抗を計測することにより、終
点判定を行うようにした。
【００４６】図１３〜図１６を参照する。図１３に示す
ように、基体１であるＳｉ基板上に、バッファーＳｉＯ
2 （１００Å）／ポリ−Ｓｉ５００Åを通常のプロセス
で形成し、トレンチ部である溝２１〜２３をリソグラフ
とドライエッチング法を用いて形成する。ポリ−Ｓｉは
ポリッシュのストッパ層４１、バッファーＳｉＯ2 はこ
のポリ−Ｓｉの除去時のエッチストップ層４２として用
いる。
ように、基体１であるＳｉ基板上に、バッファーＳｉＯ
2 （１００Å）／ポリ−Ｓｉ５００Åを通常のプロセス
で形成し、トレンチ部である溝２１〜２３をリソグラフ
とドライエッチング法を用いて形成する。ポリ−Ｓｉは
ポリッシュのストッパ層４１、バッファーＳｉＯ2 はこ
のポリ−Ｓｉの除去時のエッチストップ層４２として用
いる。
【００４７】次に、バイアスＥＣＲ−ＣＶＤ法を用い
て、溝２１〜２３を埋め込む。条件としては次を採用し
た。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ 磁場 ：８７５ガウス 埋め込み形状は、図１４のようになる。
て、溝２１〜２３を埋め込む。条件としては次を採用し
た。 使用ガス系 ：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力 ：７×１０-4Ｔｏｒｒ マイクロ波 ：８００Ｗ ＲＦバイアス：５００Ｗ 磁場 ：８７５ガウス 埋め込み形状は、図１４のようになる。
【００４８】次に図１５に示すように、ポリッシュヘッ
ドＰとして、通常の形状で、導電性のものを用い、基体
１であるウェハー裏面との間の電気抵抗を測定しなが
ら、ポリッシュする。
ドＰとして、通常の形状で、導電性のものを用い、基体
１であるウェハー裏面との間の電気抵抗を測定しなが
ら、ポリッシュする。
【００４９】余分な埋め込み材料３である除去すべきＳ
ｉＯ2 が除去されて、ポリ−Ｓｉが露出すると、電気抵
抗が急激に低下する。ここではＬＰ−ＣＶＤを用いて、
基体１（ウェハー）の裏面にも、ポリ−Ｓｉがついてい
るようにしたからである。抵抗値の急減については、図
１６のグラフに示した。図１５に示すように、定電位を
かけて抵抗をモニターすれば、ポリ−Ｓｉが露出した時
に図１６に示すとおり抵抗が急激に低下するので、終点
が判定できる。その時、基体１上のポリ−Ｓｉ上のＳｉ
Ｏ2 は、すべて除去されている。このようにして容易か
つ適正に終点を知ることができる。
ｉＯ2 が除去されて、ポリ−Ｓｉが露出すると、電気抵
抗が急激に低下する。ここではＬＰ−ＣＶＤを用いて、
基体１（ウェハー）の裏面にも、ポリ−Ｓｉがついてい
るようにしたからである。抵抗値の急減については、図
１６のグラフに示した。図１５に示すように、定電位を
かけて抵抗をモニターすれば、ポリ−Ｓｉが露出した時
に図１６に示すとおり抵抗が急激に低下するので、終点
が判定できる。その時、基体１上のポリ−Ｓｉ上のＳｉ
Ｏ2 は、すべて除去されている。このようにして容易か
つ適正に終点を知ることができる。
【００５０】本実施例は、基体１と、ポリッシュヘッド
Ｐの基体１に接する面との間の電気抵抗をモニターしな
がら、ポリッシュの終点を判定するので、終点が処理中
に同時的にモニターでき、平坦化の精度が良くなる。か
つ、従来のポリッシュ法がそのまま使える。特に本実施
例は、基体１の表・裏に導電層としてポリ−Ｓｉを形成
する（例えばＬＰ−ＣＶＤにより形成する）ようにし、
かつ、平坦化すべき材料がバイアスＥＣＲ−ＣＶＤ法で
形成されるようにしたものである。
Ｐの基体１に接する面との間の電気抵抗をモニターしな
がら、ポリッシュの終点を判定するので、終点が処理中
に同時的にモニターでき、平坦化の精度が良くなる。か
つ、従来のポリッシュ法がそのまま使える。特に本実施
例は、基体１の表・裏に導電層としてポリ−Ｓｉを形成
する（例えばＬＰ−ＣＶＤにより形成する）ようにし、
かつ、平坦化すべき材料がバイアスＥＣＲ−ＣＶＤ法で
形成されるようにしたものである。
【００５１】
【発明の効果】本出願の各発明によれば、ポリッシュに
よる電子装置の平坦化の実施の際の難点が解決され、ポ
リッシュによる平坦化を均一性良く、あるいはその終点
判定を容易にして、ポリッシュを良好に達成できる。
よる電子装置の平坦化の実施の際の難点が解決され、ポ
リッシュによる平坦化を均一性良く、あるいはその終点
判定を容易にして、ポリッシュを良好に達成できる。
【図１】実施例−１の工程図である。
【図２】本発明の作用を説明するための比較説明図であ
る。
る。
【図３】実施例−２の工程図である。
【図４】〜
【図８】実施例−３を示す図である。
【図９】〜
【図１２】実施例−４の工程図である。
【図１３】〜
【図１５】実施例−５の工程図である。
【図１６】実施例−５の作用説明図である。
１ 基体
２１〜２３ 溝
３ 埋め込み材料
４１ ポリッシュストッパ層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/304
H01L 21/76
Claims (5)
- 【請求項１】基体上に形成した溝をエッチングと堆積と
を同時進行的に行う堆積手段により埋め込む工程と、ポ
リッシュによる平坦化工程とを行うとともに、ポリッシ
ュによる平坦化工程に先立って高さ均等化工程を行う電
子装置の製造方法であって、エッチングと堆積とを同時進行的に行う堆積手段である
バイアスＥＣＲ−ＣＶＤ法により被埋め込み部を埋め込
んだ後、更に該エッチングと堆積とを同時進行的に行う
堆積手段であるバイアスＥＣＲ−ＣＶＤ法を継続するこ
とにより、 被埋め込み部以外の除去を要する部分の埋め
込み材料の突出部の高さを総て等しく揃える高さ均等化
工程を行い、 その後ポリッシュによる平坦化工程を行うことを特徴と
するポリッシュによる平坦化工程を含む電子装置の製造
方法。 - 【請求項２】基体上に形成した溝をエッチングと堆積と
を同時進行的に行う堆積手段により埋め込む工程と、ポ
リッシュによる平坦化工程とを行うとともに、ポリッシ
ュによる平坦化工程に先立って高さ均等化工程を行う電
子装置の製造方法であって、エッチングと堆積とを同時進行的に行う堆積手段により
被埋め込み部を埋め込んだ後、 全面エッチバックにより
突出部以外の除去を要する部分の埋め込み材料を除去す
るとともに、突出部の高さを総て等しく揃える高さ均等
化工程を行い、 その後ポリッシュによる平坦化工程を行うことを特徴と
するポリッシュによる平坦化工程を含む電子装置の製造
方法。 - 【請求項３】基体上に形成した溝をエッチングと堆積と
を同時進行的に行う堆積手段により埋め込み平坦化する
電子装置の製造方法であって、エッチングと堆積とを同時進行的に行う堆積手段により
溝の埋め込みを行った後、該 溝の埋め込み時に生ずる基
体中心部と基体周辺部との埋め込み材料の膜厚の差を相
殺する条件でエッチングを行い、 その後ポリッシュによる平坦化を行うことを特徴とする
ポリッシュによる平坦化工程を含む電子装置の製造方
法。 - 【請求項４】基体上に形成した溝をエッチングと堆積と
を同時進行的に行う堆積手段により埋め込み平坦化する
電子装置の製造方法であって、 溝の埋め込み後、基体周辺部において堆積速度／エッチ
ング速度比が大きくなる条件で堆積を行って整形し、 その後ポリッシュによる平坦化を行うことを特徴とする
ポリッシュによる平坦化工程を含む電子装置の製造方
法。 - 【請求項５】基体をポリッシュにより平坦化する工程を
含む電子装置の製造方法であって、導電性ポリッシュヘッドを用いるとともに、 前記基体の表面と裏面に連通する 導電性のポリッシュス
トッパ層を形成しておき、前記基体裏面と前記導電性ポリッシュヘッドとの間の 電
気抵抗をモニタすることによりポリッシュの終点を測定
することを特徴とするポリッシュによる溝の埋め込み平
坦化工程を含む電子装置の製造方法。
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