KR20010080226A - 집적회로 분리 구조체의 제조 - Google Patents

집적회로 분리 구조체의 제조 Download PDF

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KR20010080226A
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솔리스라미로
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

개선된 집적회로 부리 구조(isolation structures)의 제공(provision)을 포함하는 집적회로를 제공하기 위한 기술들이 공개되었다. 그 기술들은 서로로부터 전기적으로 분리된(isolated) 수많은 기판 영역(substrate regions)을 규정하는 집적회로 기판(integrated circuit substrate) 내에 수많은 트렌치(trenches)를 형성하는 것을 포함한다. 유전성 물질(dielectric material)은 제 1 증착 대 에칭 비(deposition-to-etch ratio)를 가진 고밀도 플라즈마(plasma)에 노출됨으로써 트렌치(trenches) 내에 증착되어(deposited) 있다. 그 고밀도 플리즈마는 적어도 부분적으로 그 트렌치(trenches)을 채운 후, 그 기판 위의 유전성 물질(dielectric material)을 축적시키기 위해 제 1 증착 대 에칭 비(the first ratio)보다 더 큰 제 2 에칭 대 증착 비(deposition-to-etch ratio)에 조정되어(adjusted) 있다. 유전성 물질의 일부분은 그 제조상의 워크피스(workpiece)을 평탄화하기 위해 제거된다. 절연 게이트 필드 효과 트랜지스터(insulated gate field effect transistors)와 같은 수많은 구성요소(components)는 그 후에 그 트렌치(trenches) 사이의 기판영역 내에 형성될 수 있다.

Description

집적회로 분리 구조체의 제조{MANUFACTURE OF AN INTEGRATED CIRCUIT ISOLATION STRUCTURE}
얕은 트렌치 분리구조체(STI, Swallow Trench Isolation)는 서브미크론 임계치수(submicron critical dimensions)를 갖는 구성요소(components)를 구비한 집적회로의 전기적 분리 영역(electrically isolated region)을 제공하는 선호되는 기술이다. 일반적으로, STI는 집적회로 기판 내에 트렌치를 형성하고, 이들 트렌치를 유전성 물질로 충진(filling)하는 것을 포함한다. 예를 들면, 다이(Dai) 등의 미국 특허 출원 제 5,691,215 호에서 기술된 것처럼 저압 화학기상증착(LPCVD) 프로시쥬어(procedure)를 사용하여 트렌치를 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate)로 충진하는 한 방법(approach)이 있다. 그러나, 이 방법은 집적회로가 0.25 미크론 이하의 임계치수를 가지는 구성요소를 포함하도록 축소될 때, 너무 많은 공극(voids)과 다른 불연속(discontinuities)을 남기는 경향이 있다.
따라서, 다른 방법이 연구되어 왔다. 예를 들면, 젱(Zheng) 등의 미국 특허 5,728,621 호는 분리 트렌치를 채우기 위한 유전성 물질의 고밀도 플라즈마(HDP, High Density Plasma) 증착에 대해 기술하고 있다. 이 방법에 의해서도 해결되지 않는 하나의 결점은 여러 크기와 패턴 밀도의 토포그래피(topography)에 대해 열악한 국부 평탄성(poor local planarity)을 보여준다는 것이다. 일반적으로, HDP 증착은 트렌치 사이의 넓고, 확장적인 형상부(features) 상에서는 보다 두꺼운 물질을 남기고, 상호 협소하게 이격된 트렌치 상에 보다 얇은 물질을 남긴다. 이 불균일성(nonuniformity) 때문에, 화학-기계적 폴리싱(CMP, Chemical-Mechanical Polishing)과 같은, 차후의 평탄화 프로시쥬어는 HDP 물질이 얇게 형성된 영역에서는 HDP 물질 아래에 있는 층(layer) 혹은 막(film)의 두께를 흔히 감소시키고 HDP 물질이 두껍게 형성된 영역에서는 HDP 물질의 일부가 제거되지 못하는 결과를 초래하기도 한다.
이 문제를 해결하기 위한 한가지 시도로 "역마스크(reverse mask)" 방안이 있어왔다. 이 방안은, 대체로 균일한 HDP 물질의 두께가 얻어질 때까지 보다 두꺼운 영역을 선택적으로 에칭하기 위해, HDP 물질이 보다 얇은 영역 위에 마스크를 배치하는 것을 포함한다. 그 후, 역마스크는 제거되고 소자는 바람직한 사양에 이르기까지 평탄화 된다. 불행히도, 역마스크 프로세스는 여러 소자 프로세싱 단계를부가함으로써, 그 제작을 아주 복잡하게 한다. 동시에 제작비가 대체로 증가한다. 그래서 분리구조체를 제공하기 위한 더 나은 기술이 필요하다.
발명의 개요
본 발명의 한 형태는 개선된 집적회로소자이다. 본 발명의 다른 형태는 전자소자를 제공하기 위한 개선된 프로세스이다. 이 프로세스는 집적회로 소자의 제작을 용이하게 하기 위해 HDP 증착을 포함할 수도 있다.
본 발명의 또 다른 형태는 소자 위에 분리구조체를 제공하기 위한 기법이다. 예를 들면, 이 기법은 집적회로 소자의 기판을 따라서 분리구조체를 형성하는데 적용될 수 있다. 또 다른 예에 있어서, 이 기법은 하나 이상의 분리구조체를 제공하기 위해 기판 트렌치를 유전체로 채우기 위한 개선된 프로세스(process)를 포함할 수 있다.
본 발명의 또 다른 형태에서, 본 발명은 적어도 하나의 집적회로를 만들기 위해 워크피스(workpiece)의 기판 내에 다수의 트렌치를 형성하는 것을 포함한다. 트렌치는 기판을 따라 상호 전기적으로 분리되어야 할 다수의 영역을 규정한다. 트렌치는 적어도 약 5의 증착 대 에칭 비(deposition-to-etch ratio, deposition:etch)로 유전성 물질을 동시에 증착 및 스퍼터 에칭함으로써 적어도 부분적으로 채워진다. 더 바람직하게는, 증착 대 에칭 비가 약 5.5에서 6.5의 범위 내에 있고, 가장 바람직하게는 5.8에서 6.2의 범위 내에 있다. 워크피스의 후속의 프로세싱은 평탄화(planarization)를 포함할 수도 있다.
본 발명의 또 다른 형태는 상호 전기적으로 분리되어야 할 다수의 기판 영역을 규정하는 다수의 트렌치를 집적회로 기판내에 형성하기 위한 기법을 포함하지만 여기에 한정되는 것은 아니다. 유전성 물질은 제 1 증착 대 에칭 비를 가지는 고밀도 플라즈마에 노출됨으로써 트렌치 내에 증착된다. 고밀도 플라즈마는 적어도 부분적으로 트렌치를 채운 후에 기판 위의 유전성 물질을 축적하기 위해 제 1 증착 대 에칭 비보다 더 큰 제 2 증착 대 에칭 비로 조절된다. 유전성 물질의 일부가 워크피스를 평탄화 하기 위해 제거된다.
본 발명의 또 다른 형태에서, 본 발명은 집적회로 기판 내에 다수의 트렌치를 형성하는 것과 이들 트렌치 내에 유전성 물질을 증착하는 것을 포함한다. 유전성 물질은 적어도 약 5의 증착 대 에칭 비를 가진 고밀도 플라즈마에 의해 제공된다. 다수의 회로 요소가 그 기판을 따라서 제공될 수 있다. 이 형태에서, 유전성 물질의 증착은 고밀도 플라즈마에 의해 트렌치를 유전성 물질로 적어도 부분적으로 채운 후에 TEOS 유전체를 증착하는 것을 포함할 수 있다.
본 발명의 또 다른 형태는 소자 위의 코팅(coating)의 두께 변화를 제어하는 것을 포함한다. 이 코팅은 (하나 이상의 트렌치를 가진 기판 등) 하부 구 조체(underlying structure)의 굴곡부위(unevenness)를 균일하게 충진하고 개선하기 위해 부가될 수 있다.
본 발명의 또 다른 형태는 워크피스 내에 다수의 트렌치를 제공하고 고밀도 플라즈마에 그 워크피스를 노출시켜 워크피스 위에 유전체를 증착하는 것을 포함한다. 유전체는 적어도 부분적으로 트렌치를 채운다. 증착은 약 2.0의 최대 단 높이대 두께 비(maximum step height-to-thickness ratio)를 가진 워크피스 위에 유전체를 형성하는 것을 포함한다. 후속의 프로세싱동안, 그 워크피스는 화학-기계적 폴리싱(chemical-mechanical polishing)에 의해 평탄화 된다.
본 발명의 다른 목적(objects), 형태(forms), 실시예(embodiments), 이득(benefits), 이점(advantages), 특징(features), 및 측면(aspects)은 여기 포함된 설명과 도면들에 의해 명백해질 것이다.
본 발명은 집적회로 소자 제조(integrated circuit device manufacture)에 관한 것으로, 특히, 그러나 배타적이지 않게, 집적회로를 위한 전기적 분리구조체(electrical isolation structures)를 제공하기 위한 기법에 관한 것이다.
도 1 내지 6은 본 발명의 프로세스의 선택된 단계들을 예시하는 부분적 단면도들이다. 이들 도면에서 동일한 참조번호는 동일한 형상부를 나타낸다. 몇몇 경우에 있어서, 도 1 내지 6은 혹은 이들내의 형상부는 명료성을 위해 비례적으로 도시되어 있지 않을 수도 있다.
본 발명의 원리의 이해를 증진시키기 위해서, 도면에 예시된 실시예를 참조하여 설명할 것이고 특정한 용어가 그러한 설명을 위해 사용될 것이다. 그럼에도 불구하고, 그것들에 의해, 본 발명의 범위가 한정되어서는 안될 것이다. 기술된 실시예 그리고 본 명세서에 기술된 본 발명의 원리의 임의의 변경 및 더 한층의 수정은 본 발명과 관련된 당업자들이 생각해 낼 수 있을 것으로 예기된다.
본 명세서에 사용된, "실리콘 산화물(oxide of silicon)"이라는 용어는 임의의 화학양론 비(stoichiometric ratio)에서 산소(oxygen)와 실리콘(silicon)을 포함하는 임의의 물질을 넓게 지칭하고 있으며 하나 이상의 다른 요소를 포함할 수도 있다. 또한, 본 명세서에 사용된, "실리콘 질화물(silicon nitride)"이라는 용어는 임의의 화학량론 비(stoichiometric ratio)에서 실리콘(silicon)과 질소(nitrogen)를 포함하는 임의의 물질을 넓게 지칭하며, 하나 이상의 다른 요소를 포함할 수도 있다. 여기서 특정 합성물 화학량론(specific compound stoichiometry)을 구분하기 위해 화합물 공식(chemical compound formula)이 사용되어 질 것이다.
도 1 내지 6은 집적회로 소자를 제공하기 위한 하나의 바람직한 프로세스(200)의 실시예의 선택된 진행 단계들(200a-200b)을 예시하고 있다. 도 1은 하나의 중간 프로세싱 단계(200a)에 있어서의 집적회로 소자 워크피스(20)를 예시하고 있다. 워크피스(20)은 집적회로 기판(22)을 포함한다. 제 1 마스킹 층(24)은 기판(22)위에 도시되어 있고 제 2 마스킹 층(26)은 층(24)위에 도시되어 있다. 기판(22)은 대체적으로 평탄하고 단일결정 실리콘과 같은 보통의 반도체 물질로부터 형성되는 것이 바람직하다. 그러나, 기판(22)의 다른 기하구조(geometries), 조성(compositions) 및 배열(arrangements)도 당업자들이 생각해 낼 수 있는 것으로 또한 예상된다. 도시된 것처럼, 기판(22)은 도 1의 시평면(viewplane)과 대략 직각을 이루는 평면을 따라서 연장된다. 기판(22)은 후의 프로세싱 단계 동안 기판(22)내에 형성될 것이 요구되는 특정한 유형의 반도체 접합(junctions)에 적합하게, 초기에 p- 또는 n-로 도핑 되는 것이 바람직하다.
층(24,26)은 기판(22)의 프로세싱을 위한 하드마스크를 제공하는데 적합한물질로부터 형성된다. 하나의 바람직한 조합에 있어서, 층(24)은 실리콘 산화물(oxide of silicon)로 구성되어 있고 층(26)은 실리콘 질화물(silicon nitride)로 구성되어 있다. 더 바람직하게, 층(24)은 표준 열적 산화기술을 사용하여 형성되는 실리콘 산화물을 포함하고 있고, 약 50과 300Å사이의 두께를 가지고 있다. 층(26)의 경우, 저압 화학기상증착(LPCVD) 기법 혹은 플라즈마 강화 화학기상증착(PECVD)기법으로 적어도 약 1,000Å의 두께까지 실리콘 질화물을 증착함으로써 형성되는 것이 더 바람직하다. 다른 실시예에서는, 당업자라면 떠올릴 수 있는 다른 조성(compositions) 및 형성(formation) 기법이 층(24,26)을 제공하는데 적용될 수 있다. 또 다른 실시예에서는, 층(24,26)의 하나 이상의 층이 없을 수도 있다.
도 1의 단계(200a)에서 도 2의 단계(200b)까지로 옮겨감에 있어, 층(24,26)은 함께 마스크(27)를 형성하도록 패턴화(patterned)된다. 바람직하게, 마스크(27)는 포토레시스트 층을 도포하고 이어서 포토레지스트 층을 기판 트렌치 패턴 이미지에 포토리소그래피로(photolithgraphically) 노출시킨 후 현상함으로써 형성된다. 포지티브 포토레지스트 물질의 경우, 트레치에 대응하는 물질의 부분이 이 프로세스에 의해 제거되고, 반응성 이온 에칭(RIE) 기법과 같은 에칭 프로시쥬어가 그 결과로 생기는 포지티브 포토레지스트 층 패턴을 하부의 층과 기판에 전달하기 위해 사용된다. 그러한 프로시쥬어(procedure)의 경우, RIE 화학반응(chemistry)은 층(24,26)이 제각기 실리콘 산화물과 실리콘 질화물로 구성되어 있을 때, 이들 층을 위한 에칭으로서 CF4-CHF3-Ar을 사용할 수도 있다. 층(24,26)으로부터 마스크(27)를 형성하여 마스크 개구(27a,27b,27c,27d)를 규정한다. 기판(22)은 능동 구성요소(active component) 영역(28)과 트렌치 패턴(30)을 규정하기 위해 마스크(27)를 사용하여 패턴화된다. 기판(22)이 실리콘으로 형성되는 경우, 패턴(30)을 제공하기 위해 HBr-Cl2-O2의 에칭 화학반응(chemistry)이 사용될 수 있다. 트렌치 패턴(30)은 개구(27a,27b,27c,27d)를 제각기 교차하는 트렌치(32,34,36,38)를 대표적으로 포함한다. 트렌치 패턴(30)은 다수의 작고, 협소한 형상부(32a,34a,36a)를 규정한다. 반면에 구성요소 영역(28)은 크고 넓은 형상부(28a)에 대응한다. 형상부(28a,32a,34a,36a)의 선택된 치수 관계는 본 발명의 이해의 증진을 위하여 실제 비율로 도시되어 있지 않을 수 있음을 유의하기 바란다.
트렌치 패턴(30)의 형성 후에, 워크피스(20)은 유전성 충진 물질(40a, dielectric fill material)의 증착에 의해 더 처리된다. 충진 물질(40a)은 적어도 부분적으로 패턴(30)의 트렌치(32,34,36,38)를 채우고, 형상부(28a,32a,34a,36a)를 포함하는 워크피스(20)을 바람직하게 덮는다. 바람직하게, 물질(40a)은 실리콘 산화물을 포함하거나 혹은 실리카계(silica-based)이고, 고밀도 플라즈마(HDP)로부터 형성된다. 일 실시예에서, 바람직한 HDP 증착을 수행하기 위해 사용되는 장비는 캘리포니아 95054-3299, 산타클라라 보우워즈 애비뉴 3050(3050, Bowers Avenue, Santa clara, CA 95054-3299)에 위치한 어플라이드 머터리얼사(Applied materials, Inc.)에서 공급되는 Ultima HDP-CVD라는 모델이다. 바람직한 HDP 증착 동안 증착대 에칭 비(deposition-to-etch ratio)는 적어도 약 5인 것이 바람직하다. 증착 대 에칭 비가 약 5.5에서 약 6.5의 범위에 있으면 더 바람직하며, 5.8에서 6.2의 범위 내에 있으면 가장 바람직하다. 만일 5보다 더 큰 증착 대 에칭 비(deposition-to-etch ratio)가 고종횡비의 토포그래피(high aspect ratio topography)를 채우는데 불충분한다면, 제 1 단계(a first step)동안 더 낮은 증착 대 에칭 비(deposition-to-etch ratio)를 가지는 2-단계 프로세스( two-step process)가 사용될 수 있다. 이 더 낮은 증착 대 에칭 비(deposition-to-etch ratio) 프로세스는 갭(gap)이 부분적으로 채워질 때까지 사용될 수 있고, 적어도 5인 더 높은 증착 대 에칭 비(deposition-to-etch ratio)가 그 증착을 완성하는데 사용될 수 있다. 본 발명인은 본 발명에 따른 증착 대 에칭 비(deposition-to-etch ratio, deposition:etch)로 유전성 물질을 동시에 증착 및 스퍼터 에칭하는 것은 해로운 봉함(seams)이나 공극(voids)없이 트렌치들을 적절하게 충진(fill)한다는 것을 발견하였다. 실로, 300 나노미터 이하의 폭들을 가진 분리 트렌치가 이러한 방식으로 적절하게 채워질 수 있다는 것을 발견하였다. 그럼에도 불구하고, 본 발명의 다른 실시예는 이들 발견에 상응하는 형상을 합체하는 대신 하나 이상의 다른 형태(forms), 형상부(features) 또는 측면(aspects)과 관련할 수 있다.
도 3의 중간단계(200c)에서 도시된 바와 같이, 충진 물질(40a)은 표면(42)을 규정한다. 표면(42)의 영역(44)은 대체로 평탄하고 쌍방향 화살표(54)로 표시된 것처럼 대략 충진 물질(40a)의 최대 두께 T1max에 대응한다. 영역(44)은 소자영역(28)에 대응하는 형상부(28a)를 덮는다. 표면(42)은 또한 트렌치(32,34,36,38)위의 골(46)과 형상부(32a,34a,36a)위의 피크(48)를 가진 대체로 비평탄한(uneven) 부분이 있다. 피크(48)위에서, 충진 물질(40a)은 쌍방향 화살표(55)로 표현되듯 최대 두께 T2max를 가진다. 피크(48) 위에서의 두께 T2max는 대체로 영역(44) 위에서의 두께 T1max보다 더 작다. 골(46)은 쌍방향 화살표(56)로 표시된 것처럼 최소두께 T1min에 대응한다. 쌍방향 화살표(58)는1이라고 도시되는, 작은 형상부 충진 물질 두께 차(small feature fill material thickness difference) 혹은 작은 형상 "단 높이(step height)"를 나타낸다. 쌍방향 화살표(59)는2라고 도시되는, 넓은 형상부 충진 물질 두께 차(large feature fill thickness difference) 혹은 넓은 형상부 "단 높이(step height)"를 나타낸다.1과2의 차(2-1)는 단 높이 차(step height difference)3라고 지칭된다. 도 3에서, 대표적인 트렌치 폭(TW, trench width)은 쌍방향 화살표(52)에 의해 지시되고 있다.
본 발명인은 증착 대 에칭 비를 증가시킴으로써, T2max는 바람직하게 증가하고, 그에 대응하여3은 감소한다는 것을 알게 되었다. 동시에, 더 높은 증착 대 에칭 비에 기인한 T1max,T1min,그리고2의 변화는 (만약 있다손 치더라도) 중요하진 않다. 따라서,1이 증가하고3/1이 감소한다. 한 실시예에서,1과2는 대략 같고3은 0에 근접한다. 다른 실시예에서,3은 감소하지만1과2사이의 차이는 유지된다.
단계(200c)에서 작은 형상부 단 높이 대 두께 비 HTR1은1/T2max(HTR1=1/T2max)에 의해서 주어진다. 이 변화의 값(measure)은1의 증가와 함께 증가하는데, 그것은, 이후에 더 완전히 기술되는 것처럼, 종종 후속의 프로세싱의 결과를 개선하는 데 필요하다.
도 4의 단계(200d)에서, 워크피스(20)은 물질(40a)위에 코팅(40b)을 함으로써 더욱 프로세싱 되어진다. 바람직하게, 코팅(40b)은 물질(40a,40b)의 총 두께를 더 증가시킴으로써 전체 두께의 변이를 줄이도록 실리카계(silica-based)물질을 계속 도포하여 형성된다. 더 바람직하게, HDP 증착이 적어도 6.0:1의 증착 대 에칭 비를 가진 코팅(40b)을 형성하기 위해 사용된다. 집합적으로, 물질(40a)과 코팅(40b)은 충진 및 코팅 층(60)을 나타낸다. 유의할 것은, 충진물질(40a)과 코팅(40b)은 상호 분명히 구분되지 않고, 대신 증착 대 에칭 비에 있어서 점진적인 변화와 함께 발생할 수 있는 그런 HDP 증착에서 사용되는 선택된 파라미터들(parameters)의 점진적 전이(transition)를 나타낼 수 있다. 충진 물질(40a)에만 관련하여, 층(60)은 대체로 보다 평탄한 상위 표면(62)을 가지고 있다. 표면(62)은 구성요소 영역(28)을 덮는 층(60)의 영역(64)을 규정한다. 표면(62)는 층(60)의 구성요소 영역(28)을 덮는 영역(64)을 규정한다. 표면(62)은 또한 트렌치(32,34,36,38)위에 골(66)있고 형상부(32a,34a,36a) 위에 피크(64)가 있는 비평탄화 부분을 규정한다.
쌍방향 화살표(74)는 영역(64)위의 층(60)의 최대두께 T3max를 나타낸다. 쌍방향 화살표(75)는 피크(68)위의 층(60)의 최대 두께 T4max를 나타낸다. 전형적으로, T4max는 T3max보다 작거나 같다. 그 최소의 두께는 T2min이라고 도시되고 쌍방향 화살표(76)에 의해 표시되어 있다. 쌍방향 화살표(78)는 작은 형상부 단 높이4를 나타내고 쌍방향 화살표(79)는 큰 형상부 단 높이5를 나타낸다. 층(60)에 대한 단 높이 차는6(6=5-4)으로 나타내어 진다. 전형적으로,4,5,6은 각각1,2,3과 거의 같다. 그러나, 다른 실시예들에서,4,5,6의 하나 혹은 그 이상은1,2,3과 제각기 다를 수도 있다.
층(60)에 대해, 작은 형상부 단 높이 대 두께 비 HTR2는4/T4max(HTR2=4/T4max)에 의해 주어진다. 대체로, 물질(40a)에만 관련하여 층(60)의 두께가 두껍기 때문에 HTR2는 HTR1보다 더 작다.
300 나노미터보다 작은 트렌치 폭(TWs)을 가지는 하나의 바람직한 실시예에서, 대응 T3max의 값은 약 500 나노미터이다. 다른 바람직한 실시예에서, 충진 물질(40a)은 단지 약 0.5 의 두께 변화 HTR1을 설정(establish)하기 위해 증착된다. 더 바람직한 실시예에서, 코팅(40b)은 대략 0.2 이하의 HTR2를 제공하기 위해 물질(40a)에 도포된다. 자연스럽게, 다른 실시예에서, TW, T1max,T1min,T2max,T2min,T3max,T4max, 1,2,3,4,5,6, HTR1, 그리고 HTR2의 다른 값들이 본발명의 교시내용(teaching)에 따라서 얻어질 수 있다.
하나의 다른 실시예에서, 코팅(40b)은 HDP가 증착된 실리카계 물질이 아니다. 대신에, 이 실시예에 대해, 코팅(40b)은 테라에틸로소실리케이트(TEOS, teraethylorthosilicate)를 포함하는 유전체의 저압화학기상증착(LPCVD)에 의해 형성된다. 하나의 응용에 있어서, TEOS는 코팅(40b)으로써 적어도 500 나노미터(nanometers)의 두께로 도포 된다. 실제로, HTR2에 의해서 측정되는, 층(60) 두께의 비평탄성을 줄이기 위해 본 발명에 따라서 다수의 조성적 변화가 실시 될 수 있다. 변화하는 HDP 증착 대 에칭 비를 갖는 층(60)을 형성하기 위한 다른 방법으로서, 층(60)은 대체로 일정한 증착 대 에칭 비를 사용하는 HDP 증착에 의해 형성될 수도 있다. 또 다른 실시예에서, 층(60)은 둘 이상의 물질, 구성요소, 막, 또는 코팅으로 연속 또는 불연속하게 구성된다.
워크피스(20)은 단계(200d) 후에 더 프로세싱 되어 도 5의 단계(200e)에 예시되어있는 형태를 제공한다. 이 부가적인 프로세스는 마스크(27)의 상위 부분(27a)이 재노출될 때까지 층(60)을 평탄화 하는 것을 포함한다. 바람직하게, 평탄화는 층(60)의 하나 이상의 구성부분의 제거에 적절한 방식으로 화학-기계적 폴리싱(CMP) 하는 것을 포함한다. 마스크(27)까지 평탄화한 후, 충진된 트렌치 패턴(80)이 남겨지는데, 이 패턴은 재노출된 형상부(28a,32a,34a,36a) 조금 아래에 위치한 분리구조 표면(82,84,86,88)을 갖는다.
통상적인 구성보다2/T1max에 더 가깝도록 충진 물질(40a)의 작은 형상부단 높이 대 두께 비 HTR1을 증가시킴으로써, 또한 이에 따라 층(60)의 작은 형상부 단 높이 대 두께 비 HTR2를 변화시킴으로써, 층(60)의 고르지 않는 표면을 평탄화하는데 걸리는 시간이 비례하여 감소한다는 것을 발견하였다. 그 결과, 마스크(27)에 도달했을 때 평탄도가 증가할 수 있다. 실제로, 코팅(60)의 두께는 마스크(27)의 재노출시 만족할 만한 평탄도를 제공하기 위해 경험적으로(empirically) 결정된 바람직한 단 높이 대 두께 비를 제공하도록 조절될 수 있다. 동시에, 층(60)의 두께가 너무 커서 필요 없이 평탄작업을 연장하는 것은 바람직하지 않다. 따라서, 주어진 기하학적, 조성적 배열에 대해, 바람직한 절대적 두께는 전형적으로 변할 것이다. 본 발명의 바람직한 하나의 실시예에 대해, 약 0.2와 같거나 적은 단 높이 대 두께 비가 바람직한 결과를 제공한다는 것을 발견하였다. 그러나 다른 실시예들의 경우, 약 0.2보다 더 큰 단 높이 대 두께 비를 허용할 수도 있다.
층(60)의 바람직한 두께를 제공하는 것은 본 발명에 따라 여러가지 방법으로 성취될 수 있다. 예를 들어, HDP 증착이 사용되어질 때, 증착:에칭 비, 혹은 증착 속도(deposition rate), 혹은 그 둘 모두가 바람직한 두께를 제공하기 위해 제어될 수 있다. 층(60)이 TEOS를 포함하는 실시예의 경우, 층(60)의 두께는 위의 제어에 부가하여 또는 위의 제어에 대신하여 TEOS 증착을 제시함으로써 조절될 수도 있다. 다른 실시예에서, 층(60)의 두께는 그 층(60)의 특별한 구성부분을 참조하여 당업자가 생각할 수 있는 그러한 기술을 사용하여 조절되거나 제어될 수 있다. 다른 실시예에서, 층(60)의두께는 중요하지 않을 수 있으며, 대신 본 발명의 하나 이상의 다른 형태(forms), 측면(aspects), 또는 특징(features)과 관련할 수 있다.
단계(200e)후에, 워크피스(20)는 계속 프로세싱되어 도 6의 단계(200f)에 도시되어 있는 형태를 제공할 것이다. 이 프로세싱은 기판(22)을 재노출시키기 위한 마스크(27)의 제거를 포함한다. 실리카계 층(24)과 실리콘 질화물 층(26)의 바람직한 마스크 조성 조합에 대해, 마스크(27)는 연속되는 플루오르화수소산(HP, hydrofluoric acid)과 인산(H3PO4, phosphoric)으로, 다음에 다시 플루오르화수소산으로 구성되는 습식 프로세싱 기술(wet processing technique)에 의해서 바람직하게 제거된다. 그 후 워크피스(20)는 더 평탄화 되어 충진된 트렌치(92,94,96,98)의 형태로 전기적 분리 구조체(90)를 제공한다. 충진된 분리 트렌치(92,94,96,98)은 평탄화 후에 기판 표면(22a)과 대략 공면의(coplanar) 대체로 평탄한 표면(92a,94a,96a,98a)을 제각기 갖는다. 다른 실시예에서는, 분리구조체(90)의 표면이 기판 표면(22a) 위로 돌출(protrude)하거나 연장(extend)한채로 남겨질 수 있다.
단계(200f)에서, 워크피스(20)는 구성요소 영역(28)에서 형성된 구성요소(100)를 또한 포함한다. 구성요소(100)는 IGFET(120a,120b, insulated gate field effect transistors)를 포함한다. IGFET(120a,120b)는 기판(22)으로부터 돌출하는, 대응하는 게이트 구조체(121)를 가지고 있다. 각각의 구조체(121)는 도전성 게이트 멤버(121,conductive gate member), 유전성 게이트 패드(124, dielectric gate pad), 그리고 한 쌍의 대향 측벽(126, opposing sidewall) 갖고 있다. 바람직하게, 게이트 멤버(122)는 도핑된 다결정 실리콘(polycrystallinesilicon , "poly" 또는 "polysilicon"이라고도 함)으로 구성되어 있다. 또한 패드(124)는 표준 게이트 산화물(126, standard gate oxide)로부터 형성되는 것이 바람직하고, 스패이서(126, spacers)는 실리콘 혹은 실리콘 산화물(oxide of silicon) 또는 실리콘 질화물(silicon nitride)과 같은 유전성 물질로부터 형성되는 것이 바람직하다. 바람직하게, 구조체(121, structure)는 당업자에게 알려진 표준 기술을 사용하여 형성된다. 기판(22)은 IGFET(120a,120b)에 필요한 반도체 접합을 규정하기 위해 선택된 영역에서 상이하게 도핑된다. 도핑된 기판 영역(130)은 IGFET(120a,120b)에 의해 공유되는 소스/드레인을 규정한다. 또한, 도핑된 기판 영역(132)은 IGFET(120a)에 대한 별도의 소스/드레인(source/drain)을 규정하고, 도핑된 기판 영역(134)은 IGFET(120b)에 대한 별도의 소스/드레인(source/drain)을 규정한다.
영역(130,132,134)은 IGFET(120a,120b) 패드(124)아래에 있는 기판 채널 영역(140a,140b)을 위해 필요한 p- 또는 n- 도펀트에 반대되는 도전형(conductive type)을 갖는 적절한 n+ 또는 p+ 도펀트를 기판(22)에 주입함으로써 바람직하게 형성된다. 영역(130,132,134)은 당업자들에게 알려진 기술을 사용하여 스페이서(126)아래의 약 도핑된 드레인(LDD, lightly doped drain) 영역을 제공하도록 형성 될 수 있다. 바람직하게, IGFET(120a,120b) 각각은 0.25 미크론 이하의 임계치수를 가진다.
단계(200f) 후에, 워크피스(20)는 더 프로세싱되어 집적회로 소자로서 사용될 수 있도록 완성된다. 일 실시예에서, 전기적 접촉은 단계(200f)후에구성요소(100)와 함께 선택적으로 형성된다. 접속 영역은 텅스텐(W,tungsten), 티타늄(Ti, titanium), 코발트(Co, cobalt), 탄탈륨(Ta, tantalum), 또는 프래티늄(Pt, platinum)과 같은, 적절한 금속층을 실리콘 표면에 접촉하여 증착함으로써 실리콘 표면을 따라 형성될 수 있다. 그 후 워크피스(20)는 당업자에게 알려진 기법을 사용하여 실리사이드/폴리사이드(silicide/polycide) 막을 형성하도록 어닐링된다. 구성요소(100)를 선택적으로 접촉하고 상호접속하도록 하나 이상의 금속화 층이 형성될 수 있다. 워크피스(20)는 선택된 제조 작업들의 실행 후에 다수의 개별 집적회로 칩으로 나누어지는 반도체 웨이퍼의 일부일 수 있다. 전기적 상호접속이 형성된 후에, 필요한 경우, 임의의 형성된 접촉 패드와의 (배선 결합(wire bonds)과 같은) 외부의 전기적 상호접속의 형성을 포함하는 패키징이 행하여질 수 있다. 워크피스(20)가 단지 몇몇의 대표적 집적회로 소자(100), 즉 트랜지스터들(120a,120b)을 보여주는 부분적인 관점에서 설명되었다는 것을 이해해야 한다. 다른 실시예들은 도시되어진 것 보다 더 많은 또는 더 다양한 집적회로 구성요소를 가질 수 있다. 그러나, 그런 부가적인 형상부를 예시하는 것은 도면을 불필요하게 복잡하게 할 것이다. 유사하게, 당업자가 생각할 수 있는 다른 능동 또는 수동 집적회로 구성요소 유형이 부가적으로 또는 대신하여 포함될 수 있지만, 명료성을 위하여 명시적으로 기술되지는 않았다. 또한 다른 실시예에서는 당업자라면 생각할 수 있듯이 분리 구조체(90)의 수가 달라지거나 분리 구조체의 다른 배열 혹은 스패이싱이 사용되어질 수도 있다. 실로, 일 바람직한 실시예에서, 훨씬 많은 분리 구조체(90)가 기판(22)을 따라 대응하는 수의 능동 컴포넌트 영역을 규정하기위해 사용될 것이라 예상된다.
또한, 다른 유형의 분리 구조체가 본 발명의 분리 구조체와 혼합되거나 결합될 수 있다. 다른 측면에서, 본 발명의 개시내용은 분리 구조체가 요구되는 임의의 소자에 적용될 수 있다. 실제로, 다른 실시예에 있어서는, 본 발명에 따른 분리 구조체가 집적회로를 포함하도록 의도되지 않은 상이한 유형의 소자를 형성하거나, 혹은 통상적인 구성요소나 회로를 갖지 않는 소자를 제공하기 위해 적용될 수 있다.
본 발명의 개시된 실시예 구현은 도면에 실시된 프로세스 흐름에 한정되지 않는다는 것에 유의하여야 한다. 본 발명에 따라 소자를 제공하는 것이 당업자에게 알려진 다른 프로세스 흐름에 인용될 수 있다는 점을 이해해야 한다. 더욱이, 본 발명의 프로세스들은 본 발명의 사상으로 부터 벗어남이 없이 당업자에 의해 변경, 재구성, 치환, 복제, 결합되거나, 다른 프로세스에 부가될 수 있다. 부가적으로 또는 이와 달리, 이들 프로세스 내의 여러 단계(stages), 프로시쥬어(procedures), 기법(techniques), 단계(phases), 그리고 작업 (operations)은 당업자에 의해 변경, 치환, 삭제, 복제되거나 결합될 수 있다.
이 명세서에서 인용된 모든 간행물, 특허, 그리고 특허출원은, 마치 각각의 개별적인 간행물, 특허, 혹은 특허출원이 참조 인용되어 그 전체가 본 명세서에 개시된 것으로 여겨진다고 명시적으로 또한 개별적으로 표시된 것처럼, 본 명세서에서 참조 인용된다. 또한, 본 발명은 본 명세서에서 제공된 임의의 표현된 이론이나 메커니즘에 한정하지 않는다. 본 발명이 도면과 앞의 설명에 의해 자세히 예시되고서술되었지만, 도면 및 앞의 설명은 본 발명을 제한하고자 하는 것이 아닌 단지 예시적인 것이고, 단지 그 바람직한 실시예만 도시되고 설명되었으며, 첨부된 청구항에 의해 규정된 본 발명의 사상내에서의 모든 변경, 수정 및 동등물은 보호되어야 함을 이해해야 한다.

Claims (20)

  1. 적어도 하나의 집적회로를 제어하기 위해 워크피스(a workpiece)의 기판 내에 다수의 트렌치-상기 트렌치는 상기 기판을 따라 상호 전기적으로 분리될 다수의 영역(region)를 규정(define)함-를 형성하는 것과,
    적어도 약 5의 증착 대 에칭 비(a deposition-to-etch ratio)를 가진 유전성 물질을 동시에 증착(depositing) 및 스퍼터 에칭(sputter etching)하여 상기 트렌치를 적어도 부분적으로 충진(filling)하는 것과,
    상기 워크피스를 평탄화(planarizing) 하는 것을 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 평탄화(planarizing)는 상기 워크피스의 화학-기계적 폴리싱(chemical-mechanical polishing)을 포함하는 상기 방법.
  3. 제 1 항에 있어서,
    상기 비(ratio)가 약 5.5에서 6.5의 범위 내에 있는 상기 방법.
  4. 제 3 항에 있어서,
    상기 비가 약 5.8에서 6.2의 범위 내에 있는 상기 방법.
  5. 제 1 항에 있어서,
    상기 적어도 부분적인 충진 후에 그리고 상기 평탄화 전에, 또다른 유전성 물질을 증착하는 것을 더 포함하는 상기 방법.
  6. 제 1 항에 있어서,
    상기 기판 위에 제 1 유전층을 증착하는 것과,
    상기 제 1 유전층 위에 제 2 유전층을 증착하는 것을 더 포함하되,
    상기 형성(forming)이 상기 제 1 및 제 2 유전층을 패턴닝하여 상기 트렌치를 제공하는 것을 포함하는 상기 방법.
  7. 제 6 항에 있어서,
    상기 기판이 단결정 실리콘으로부터 형성되고,
    상기 제 1 유전층은 실리콘 산화물(an oxide of silicon)로 구성되고,
    상기 제 2 유전층은 실리콘 질화물(silicon nitride)로 구성되고,
    상기 유전성 물질이 실리카계 화합물(a silica-based compound)이고,
    상기 평탄화가 상기 워크피스의 화학-기계적 폴리싱을 포함하는 상기 방법.
  8. 제 6 항에 있어서,
    상기 평탄화는 상기 워크피스의 화학-기계적 폴리싱을 포함하고,
    상기 평탄화 전에 상기 유전성 물질에 의해 적어도 부분적으로 형성된 유전성 코팅(a dielectric coating)으로 상기 워크피스를 덮는 것과,
    상기 평탄화 전에 상기 워크피스의 바람직한 평탄도(a desired degree of planarity)에 부합하는 상기 유전성 코팅의 최소 두께를 설정(establish)하는 것과,
    상기 워크피스를 따라, 각각이 약 0.25 미크론 이하의 임계치수(a critical dimension)를 가지는, 다수의 절연 게이트 전계 효과 트랜지스터(a number of insulated gate field effect transistors)의 형성(formation)을 완성시키는 것을 더 포함하는 상기 방법.
  9. 집적회로 기판 내에 다수의 트렌치을 형성하는 것과,
    상기 트렌치 내에 적어도 약 5의 증착 대 에칭 비(a deposition-to-etchratio)를 갖는 고밀도 플라즈마(high density plasma)에 의해 제공되는 유전성 물질을 증착(deposition)하는 것과,
    상기 기판을 따라 다수의 회로 구성요소(a number of circuit components)를 제공하는 것을 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 트렌치 각각이 적어도 부분적으로 유전성 물질로 충진될 때, 상기 기판이 상기 트렌치에 의해서 상호 전기적으로 분리되는 다수의 영역을 규정하는 상기 방법.
  11. 제 9 항에 있어서,
    상기 비가 약 5.5에서 6.5의 범위 내에 있는 상기 방법.
  12. 제 11 항에 있어서,
    상기 비가 약 5.8에서 6.2의 범위 내에 있는 상기 방법.
  13. 제 11 항에 있어서,
    상기 증착이, 상기 트렌치를 적어도 부분적으로 상기 고밀도 증착 플라즈마에 의해 상기 유전성 물질로 충진한 후, TEOS 유전체를 증착하는 것을 포함하는 상기 방법.
  14. 제 11 항에 있어서,
    상기 형성(forming) 전에 상기 기판 위에 실리콘 산화물로 구성된 제 1 층을 증착하는 것과,
    상기 형성 전에 상기 제 1 층 위에 실리콘 질화물로 구성된 제 2 층을 증착하는 것과,
    화학-기계적 폴리싱(chemical-mechanical polishing)에 의해서 상기 유전성 물질의 일부를 제거하는 것을 더 포함하는 방법.
  15. 집적회로 기판 내에 다수의 트렌치 - 상기 트렌치는 상호 전기적으로 분리되어야 할 다수의 기판 영역을 규정함 - 를 형성하는 것과,
    제 1 증착 대 에칭 비를 가진 고밀도 플라즈마에 노출시킴으로써 상기 트렌치내에 유전성 물질을 증착하는 것과,
    적어도 부분적으로 상기 트렌치를 충진한 후에 상기 기판 위에 상기 유전 물질을 축적하기 위해 상기 제 1 의 비보다 더 큰 제 2 의 증착 대 에칭 비로 상기 고밀도 플라즈마를 조정하는 것과,
    상기 워크피스를 평탄화하기 위해 상기 유전 물질의 일부를 제거하는 것을 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 기판을 따라서 다수의 회로 구성요소의 형성을 완성하는 것을 더 포함하는 상기 방법.
  17. 제 15 항에 있어서,
    상기 제 1 의 비가 적어도 5인 상기 방법.
  18. 제 15 항에 있어서,
    상기 제 1 의 비가 약 5.5에서 6.5 범위 내에 있는 상기 방법.
  19. 제 15 항에 있어서,
    상기 형성 전에 상기 기판 위에서 실리콘 산화물로 구성된 제 1 층을 증착하는 것과,
    상기 형성 전에 상기 제 1 층 위에 실리콘 질화물로 구성된 제 2 층을 증착하는 것을 더 포함하되,
    상기 형성은 상기 트렌치들을 규정하기 위해 상기 제 1, 제 2 층을 패턴화하는 것을 포함하고, 상기 트렌치 각각은 제 1, 제 2 층 내에서 제각기의 개구를 통과하는 상기 방법.
  20. 제 15 항에 있어서,
    상기 제거가 화학-기계적 폴리싱(chemical-mechanical polishing)에 의해 수행되는 상기 방법.
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