KR19990086523A - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 패드 산화막과 산화방지막 및 고온산화막을 순차적으로 형성하는 공정과; 비활성영역의 상기 고온산화막과 상기 산화방지막 및 상기 패드 산화막의 일부를 순차적으로 식각하여 비활성영역에 패드 산화막을 소정 두깨 잔존시키는 공정과; 상기 고온산화막과 상기 산화방지막 측벽에 산화가능막 재질의 스페이서를 형성하고, 이를 마스크로 이용하여 상기 잔존 패드 산화막을 제거하는 공정과; 상기 스페이서가 산화될 때까지 산화 공정을 실시하여 상기 기판의 표면 노출부에 열산화막을 형성하는 공정과; 상기 고온산화막과 상기 산화방지막을 마스크로 이용한 이방성 식각 공정으로 비활성영역의 상기 열산화막과 상기 고온산화막을 동시에 제거하는 공정과; 상기 산화방지막을 마스크로 이용하여 상기 기판을 소정 두께 식각하여 트랜치를 형성하는 공정과; 상기 트랜치의 내부 계면을 따라 제 1 절연막을 형성하는 공정과; 상기 트랜치 내부를 포함한 상기 산화방지막 상에 제 2 및 제 3 절연막을 순차적으로 형성하는 공정과; 에치백 공정과 CMP 공정을 이용하여 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 및 제 3 절연막을 평탄화하는 공정으로 이루어져, STI의 양 에지부를 활성영역의 기판 표면보다 높게 가져갈 수 있게 되므로, 활성영역과 비활성영역의 경계면에서 발생되는 반도체 소자의 특성 열화를 막을 수 있게 된다.

Description

반도체 소자 제조방법

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 STI(shallow trench isolation)의 안정된 프로파일(profile) 확보를 통하여 활성영역과 비활성영역의 경계면에서 발생되는 반도체 소자의 특성 열화를 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리(isolation) 방법도 로커스(LOCOS) 방법, 모디파이드 로커스(MODIFIED LOCOS) 방법, TI(trench isolation) 방법 등과 같은 다양한 기술들이 개발되게 되었다.

도 1 내지 도 6에는 본 발명과 직접적으로 관련되는 TI 기술을 적용한 종래 반도체 소자의 소자분리방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 개략적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 1에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에 패드 산화막(12)과 질화막 재질의 산화방지막(14) 및 CVD 산화막(18)을 순차적으로 형성하고, 그 위에 비활성영역의 CVD 산화막(16) 표면이 노출되도록 감광막 패턴(18)을 형성한다.

제 2 단계로서, 도 2에 도시된 바와 같이 상기 감광막 패턴(18)을 마스크로 이용하여 비활성영역의 기판(10) 표면이 노출되도록 CVD 산화막(16)과 산화방지막(14) 및 패드 산화막(12)을 순차적으로 식각하고, 감광막 패턴(18)을 제거하여 능동소자가 형성될 활성영역에만 CVD 산화막(16)과 산화방지막(14) 및 패드 산화막(12)을 남긴다. 이어, 남겨진 CVD 산화막(16)과 산화방지막(14)을 마스크로 이용하여 기판(10)의 표면 노출부를 소정 두께 식각처리하여 트랜치(t)를 형성한다.

제 3 단계로서, 도 3에 도시된 바와 같이 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 1 절연막(20)을 형성하고, 이를 NH₃분위기하에서 플라즈마처리하여 트랜치(t) 내부를 갭 필(gap fill)하기에 좋은 환경조건으로 만들어 준다. 이어, 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 결과물 전면에 O₃-TEOS 재질의 제 2 절연막(22a)과 PE-TEOS 재질의 제 3 절연막(22b)을 순차적으로 형성하고, 열처리 공정을 진행하여 제 2 및 제 3 절연막(22a),(22b)을 경화시켜 준다. 이와 같이, 막질 증착 공정을 진행한 것은 O₃-TEOS 재질의 제 2 절연막(22a)이 PE-TEOS 재질의 제 3 절연막(22b)보다 갭 필 능력이 우수하기 때문이다.

제 4 단계로서, 도 4에 도시된 바와 같이 제 3 절연막(22b) 상에 제 1 감광막(미 도시)을 형성하고, 광식각 공정을 이용하여 비활성영역에만 제 1 감광막이 잔존되도록 식각 공정을 진행한 다음, 이를 소정 온도에서 리플로우(reflow)시켜 제 1 감광막에 의해 평탄화가 이루어지도록 한다. 이어, 리플로우된 제 1 감광막을 포함한 제 3 절연막(22b) 상에 제 2 감광막(미 도시)을 형성하고, 상기 제 1 및 제 2 감광막과 상기 제 2 및 제 3 절연막(22a),(22b)를 동시에 에치백한다. 이때의 에치백은 도 4에 도시된 바와 같이 산화방지막(14) 상에 소정 두께의 CVD 산화막(16)이 잔존될 때까지만 실시한다.

제 5 단계로서, 도 5에 도시된 바와 같이 산화방지막(14)의 표면이 노출될 때까지 에치백 처리된 제 2 절연막(22a)와 CVD 산화막(16)을 다시 CMP 처리하여, 트랜치(t) 내부에는 제 1 절연막(20)과 제 2 절연막(22a)로 이루어진 STI(24)를 형성하고, 기판(10) 상의 활성영역에는 소정 두께의 산화방지막(14)과 패드 산화막(12)을 남겨 둔다.

제 6 단계로서, 도 6에 도시된 바와 같이 활성영역의 산화방지막(14)과 패드 산화막(12)을 순차적으로 제거하고, 기판(10) 상의 활성영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰(well) 형성용 이온주입 공정 및 문턱전압(Vth) 조절용 이온주입 공정을 실시하고, 상기 버퍼 산화막을 제거한다. 이어, 버퍼 산화막이 제거된 부분에 다시 게이트 절연막(26)을 형성하고, STI(24)를 포함한 게이트 절연막(26) 상에 폴리실리콘막(28)을 형성하므로써, 소자분리공정을 완료한다.

그러나, 상기와 같이 소자분리공정을 진행할 경우에는 공정 진행이 완료된 이후에 다음과 같은 두가지의 문제가 발생하게 된다.

첫째, 도 6의 Ⅰ 부분에서 알 수 있듯이 STI(24)의 양 에지부와 기판(10) 사이에 오목한 형상의 골이 형성되어져, 활성영역과 비활성영역의 경계면에서 STI(24)가 활성영역의 기판 표면보다 높이가 낮아지는 현상이 발생된다. 이러한 현상은 트랜치(t)를 형성하기 위한 기판(10) 식각시에 기판을 이루는 실리콘이 마스킹 역할을 하는 CVD 산화막(16)의 안쪽으로까지 치고 들어가 식각되기 때문에 발생하는 것으로, 트랜치(t) 내부 계면을 따라 열산화막 재질의 제 1 절연막(20)을 성장시켜 주는 과정에서 더욱 심화된다. 이와 같이 활성영역과 비활성영역의 경계면에서 STI(24)가 활성영역의 기판(10) 표면보다 높이가 낮아질 경우, 게이트 전극을 형성하기 위한 폴리실리콘막 식각 공정 진행시 이 부분에 폴리실리콘이 일부 잔존되는 현상이 발생되어져 이로 인해 원하지 않는 특성이 유발되는 등의 불량이 발생하게 된다.

둘째, 공정 진행이 완료된 상태에서 실리콘 기판(10) 프로파일(profile)의 탑(top)부위가 라운드(round) 형상을 가지지 못하고 각진 형상을 가지게 되므로, 이후 게이트 절연막(26) 성장시 이 부분의 게이트 절연막 두께가 다른 부분보다 얇게 형성되게 된다. 이와 같이 어느 특정 부위(도면 상에서 화살표로 표시된 부분)의 게이트 절연막 두께가 상대적으로 얇아질 경우, 이 부분에 강한 전계가 집중적으로 걸리는 현상이 발생되어져 게이트 절연막이 열화되는 불량이 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 활성영역과 비활성영역의 경계면에서 STI를 활성영역의 기판 표면보다 높게 가져갈 수 있도록 공정을 변경해 주므로써, 활성영역과 비활성영역의 경계면에서 발생되는 반도체 소자의 특성 열화를 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.

도 1 내지 도 6은 종래 반도체 소자의 소자분리방법을 도시한 공정수순도,

도 7 내지 도 12는 본 발명에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 패드 산화막과 산화방지막 및 고온산화막을 순차적으로 형성하는 공정과; 상기 기판 상의 비활성영역에 소정 두께의 상기 패드 산화막이 잔존되도록, 비활성영역의 상기 고온산화막과 상기 산화방지막 및 상기 패드 산화막의 일부를 순차적으로 식각하는 공정과; 상기 고온산화막과 상기 산화방지막 측벽에 산화가능막 재질의 스페이서를 형성하고, 이를 마스크로 이용하여 상기 잔존 패드 산화막을 제거하는 공정과; 상기 스페이서가 산화될 때까지 산화 공정을 실시하여 상기 기판의 표면 노출부에 열산화막을 형성하는 공정과; 상기 고온산화막과 상기 산화방지막을 마스크로 이용한 이방성 식각 공정으로 비활성영역의 상기 열산화막과 상기 고온산화막을 동시에 제거하는 공정과; 상기 산화방지막을 마스크로 이용하여 상기 기판의 표면 노출부를 소정 두께 식각하여 트랜치를 형성하는 공정과; 상기 트랜치 내부의 계면을 따라 제 1 절연막을 형성하는 공정과; 상기 트랜치 내부를 포함한 상기 산화방지막 상에 제 2 및 제 3 절연막을 순차적으로 형성하는 공정과; 에치백 공정과 CMP 공정을 이용하여 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 및 제 3 절연막을 평탄화하는 공정; 및 활성영역의 상기 산화방지막과 상기 패드 산화막을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.

상기와 같이 공정을 진행할 경우, 활성영역과 비활성영역의 경계면에서 STI를 활성영역의 기판 표면보다 높게 가져갈 수 있게 되므로, 강한 전계 집중으로 인해 야기되는 게이트 절연막의 열화와 게이트 전극 형성시 폴리실리콘막의 잔존으로 인해 야기되는 원하지 않는 특성 유발 등과 같은 형태의 불량 발생을 막을 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 7 내지 도 12는 TI 기술을 적용한 본 발명에 의한 반도체 소자의 소자분리방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 7에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(100) 상에 패드 산화막(102)과 질화막 재질의 산화방지막(104) 및 고온산화막(106)을 순차적으로 형성하고, 비활성영역의 고온 산화막(108) 표면이 노출되도록 상기 고온 산화막(106) 상에 감광막 패턴(108)을 형성한다.

제 2 단계로서, 도 8에 도시된 바와 같이 감광막 패턴(108)을 마스크로 이용하여 비활성영역의 기판(100) 상에 소정 두께의 패드 산화막(102)이 잔존되도록 고온산화막(106)과 산화방지막(104) 및 패드 산화막(102)의 소정 두께를 순차적으로 건식식각하고, 감광막 패턴(108)을 제거하여 능동소자가 형성될 활성영역과 STI가 형성될 비활성영역을 정의해 준다. 이와 같이 비활성영역에서 패드 산화막(102)이 소정 두께 잔존되도록 식각 공정을 진행한 것은 건식식각 과정에서 야기될 수 있는 기판(100) 손상을 방지하기 위함이다. 이어, 상기 결과물 전면에 소정 두께의 산화가능막(예컨대, 폴리실리콘이나 비정질실리콘)을 형성하고, 이를 이방성 건식식각하여 상기 고온산화막(106)과 산화방지막(104) 측벽에 산화가능막 재질의 스페이서(110)를 형성한다.

제 3 단계로서, 도 9에 도시된 바와 같이 활성영역의 고온산화막(106)과 산화방지막(104) 및 그 측벽에 형성된 스페이서(110)를 마스크로 이용하여 비활성영역의 잔존 패드 산화막(102)을 제거하고, 상기 스페이서(110)가 산화될 때까지 산화 공정을 실시하여 비활성영역에 열산화막(112)을 형성한다. 그후, 고온산화막(106)과 산화방지막(104)을 마스크로 이용하여 비활성영역의 기판(100) 표면이 노출되도록 열산화막(112)을 이방성 건식식각한다. 이 과정에서 고온산화막(106)도 함께 제거된다. 이어, 산화방지막(104)을 마스크로 이용하여 기판(100)의 표면 노출부를 소정 두께 식각처리하여 기판(100) 내에 트랜치(t)를 형성하고, 트랜치(t) 내부 계면을 따라 열산화막이나 산화질화막 재질의 제 1 절연막(114)을 형성하고, 이를 NH₃분위기하에서 플라즈마처리하여 트랜치(t) 내부를 갭 필(gap fill)하기에 좋은 환경조건으로 만들어 준다.

이때, 제 1 절연막(114)이 산화질화막으로 형성된 경우에는 열산화 공정을 이용하여 트랜치(t) 내부의 계면을 따라 열산화막을 형성한 뒤, N₂가스 분위기하에서 소정 시간 동안 어닐 처리후 연속적으로 N₂O 가스를 공급하여 상기 열산화막을 산화질화막화하는 방식으로 공정을 진행해 주면 된다.

제 4 단계로서, 도 10에 도시된 바와 같이 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 결과물 전면에 4000 ~ 7000Å의 두께를 갖는 O₃-TEOS 재질의 제 2 절연막(116a)과 1000 ~ 6000Å의 두께를 갖는 PE-TEOS 재질의 제 3 절연막(116b)을 순차적으로 형성하고, 고온의 N₂가스 분위기하에서 이를 열처리하여 상기 제 2 및 제 3 절연막(116a),(116b)를 경화시켜 준다. 이와 같이, 막질 증착 공정을 진행한 것은 PE-TEOS 재질의 제 3 절연막(116b)에 비해 O₃-TEOS 재질의 제 2 절연막(116a)이 갭 필 능력이 우수하기 때문이다.

제 5 단계로서, 도 11에 도시된 바와 같이 제 3 절연막(116b) 상에 제 1 감광막(미 도시)을 형성하고, 광식각 공정을 이용하여 토폴로지(tophology)가 상대적으로 낮은 비활성영역에만 제 1 감광막이 잔존되도록 식각 공정을 진행한 다음, 이를 소정 온도에서 리플로우시켜 제 1 감광막에 의해 막질 평탄화가 이루어지도록 한다. 이어, 리플로우된 제 1 감광막을 포함한 제 3 절연막(116b) 상에 제 2 감광막(미 도시)을 형성하고, 제 1 및 제 2 감광막과 제 2 및 제 3 절연막(116a),(116b)을 동시에 에치백한다. 이때, 상기 에치백 공정은 산화방지막(104) 상에 소정 두께의 제 2 절연막(116a)이 잔존될 때까지만 실시한다. 그 다음, 산화방지막(104)의 두께가 2/3T(여기서, T란 제 1 단계에서 기 증착된 산화방지막(104)의 총 두께를 나타낸다) 정도 남을 때까지 제 2 절연막(116a)을 CMP 처리하여, 트랜치(t) 내부와 그 양 에지측 상단부에는 제 1 절연막(114)과 제 2 절연막(116a) 및 열산화막(112)으로 이루어진 이루어진 STI(118)를 형성하고, 활성영역에는 소정 두께의 산화방지막(104)과 패드 산화막(102)을 남겨 둔다.

제 6 단계로서, 도 12에 도시된 바와 같이 활성영역의 기판(100) 표면이 노출되도록 산화방지막(104)과 패드 산화막(102)을 순차적으로 제거하고, 기판(100)의 표면 노출부에 버퍼 산화막(미 도시)을 형성한 다음, 웰 형성용 이온주입 공정 및 문턱전압 조절용 이온주입 공정을 실시하고, 상기 버퍼 산화막을 제거한다. 이어, 버퍼 산화막이 제거된 부분에 다시 게이트 절연막(120)을 형성하고, STI(118)를 포함한 게이트 절연막(120) 상에 폴리실리콘막(122)을 형성하므로써, 소자분리공정을 완료한다.

이와 같이 소자분리공정을 진행할 경우, 트랜치(t) 양 에지측 상단부에 형성된 열산화막(112)으로 인해 활성영역과 비활성영역의 경계면에서 STI(118)를 활성영역의 기판(100) 표면보다 높게 가져갈 수 있게 되므로, STI(118)의 양 에지부와 기판(100) 사이에 오목한 형상의 골이 형성되는 불량이 발생하지 않게 된다. 그 결과, 능동소자가 형성되는 활성영역과 STI(118)가 형성되는 비활성영역의 경계면에서 발생되는 반도체 소자의 특성 열화를 막을 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 트랜치 양 에지측 상단부에 형성된 열산화막으로 인해 STI의 양 에지부를 활성영역의 기판 표면보다 높게 가져갈 수 있게 되므로, 1) 활성영역과 비활성영역의 경계면에서 게이트 절연막의 두께가 다른 부분에 비하여 상대적으로 얇아지는 현상이 발생하지 않게 되어 강한 전계 집중으로 인한 게이트 절연막의 열화를 방지할 수 있게 되고, 2) 이후 게이트 전극을 형성하기 위한 폴리실리콘막 식각 공정을 진행하더라도 활성영역과 비활성영역의 경계면에서 폴리실리콘이 잔존되는 현상이 발생하지 않게 되어 잔존 폴리실리콘으로 인한 원하지 않는 특성 유발을 막을 수 있게 된다.

Claims (9)

1. 반도체 기판 상에 패드 산화막과 산화방지막 및 고온산화막을 순차적으로 형성하는 공정과;

   상기 기판 상의 비활성영역에 소정 두께의 상기 패드 산화막이 잔존되도록, 비활성영역의 상기 고온산화막과 상기 산화방지막 및 상기 패드 산화막의 일부를 순차적으로 식각하는 공정과;

   상기 고온산화막과 상기 산화방지막 측벽에 산화가능막 재질의 스페이서를 형성하고, 이를 마스크로 이용하여 상기 잔존 패드 산화막을 제거하는 공정과;

   상기 스페이서가 산화될 때까지 산화 공정을 실시하여 상기 기판의 표면 노출부에 열산화막을 형성하는 공정과;

   상기 고온산화막과 상기 산화방지막을 마스크로 이용한 이방성 식각 공정으로 비활성영역의 상기 열산화막과 상기 고온산화막을 동시에 제거하는 공정과;

   상기 산화방지막을 마스크로 이용하여 상기 기판의 표면 노출부를 소정 두께 식각하여 트랜치를 형성하는 공정과;

   상기 트랜치 내부의 계면을 따라 제 1 절연막을 형성하는 공정과;

   상기 트랜치 내부를 포함한 상기 산화방지막 상에 제 2 및 제 3 절연막을 순차적으로 형성하는 공정과;

   에치백 공정과 CMP 공정을 이용하여 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 및 제 3 절연막을 평탄화하는 공정; 및

   활성영역의 상기 산화방지막과 상기 패드 산화막을 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
2. 제 1항에 있어서, 상기 산화방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
3. 제 1항에 있어서, 상기 제 1 절연막은 열산화막이나 산화질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
4. 제 3항에 있어서, 상기 제 1 절연막이 산화질화막으로 형성된 경우, 상기 제 1 절연막은 열산화 공정을 이용하여 상기 트랜치 내부의 계면을 따라 열산화막을 형성하는 공정 및 N₂가스 분위기하에서 소정 시간 동안 어닐 처리후 연속적으로 N₂O 가스를 공급하여 상기 열산화막을 산화질화막화하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
5. 제 1항에 있어서, 상기 산화가능막은 폴리실리콘이나 비정질실리콘으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
6. 제 1항에 있어서, 상기 제 2 및 제 3 절연막 형성후 고온의 N₂분위기하에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
7. 제 1항에 있어서, 상기 제 2 절연막은 4000 ~ 7000Å 두께의 O₃-TEOS로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
8. 제 1항에 있어서, 상기 제 3 절연막은 1000 ~ 6000Å 두께의 PE-TEOS로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
9. 제 1항에 있어서, 에치백 공정과 CMP 공정을 이용하여 상기 산화방지막이 소정 두께 잔존되도록 상기 제 2 및 제 3 절연막을 평탄화하는 공정은,

   상기 제 2 및 제 3 절연막 형성후 상기 제 3 절연막 상의 비활성영역에만 선택적으로 제 1 감광막을 형성하고, 이를 리플로우하는 공정과;

   리플로우된 상기 제 1 감광막과 상기 제 3 절연막 상에 제 2 감광막을 형성하는 공정과;

   상기 산화방지막 상에 상기 제 2 절연막이 소정 두께 잔존될 때까지 상기 제 1 및 제 2 감광막과 상기 제 2 및 제 3 절연막을 에치백하는 공정과;

   상기 산화방지막이 2/3T(여기서, T란 산화방지막의 총 두께를 나타낸다) 두께 잔존될 때까지 상기 제 2 절연막을 CMP 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.