KR100588898B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 STI CMP 후 모트(Moat)와 필드(Field)의 경계에서 발생하는 단차 및 균열 현상을 해결하는 것으로, 게이트 산화막이 형성되기 전에 질산화막(SiON)을 형성함으로써, 상기 단차 및 균열 현상을 해결하고, 폴리 스트링거(Poly Stringer) 현상을 해결하여 반도체 소자의 수율을 향상시키는 반도체 소자의 제조 방법을 제공한다.
STI, 질산화막.
Description
도 1a 내지 도 1g는 종래기술에 따른 STI 공정 단면도.
도 2a 내지 도 2f는 본 발명에 따른 STI 공정 단면도.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 STI(shallow trench isolation)의 안정된 프로파일(profile) 확보를 통하여 별도의 공정 추가없이도 활성영역과 비활성영역의 경계면에서 발생되는 반도체 소자의 특성 열화를 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리(isolation) 방법도 로커스(LOCOS) 방법, 모디파이드 로커스(Modified LOCOS) 방법, STI(shallow trench isolation) 방법 등과 같은 다양한 기술들이 개발되게 되었다.
도 1a 내지 도 1f에는 본 발명과 직접적으로 관련되는 STI 기술을 적용한 종래 반도체 소자의 소자분리방법을 도시한 공정도가 제시되어 있다. 이를 참조하여 그 제조방법을 개략적으로 살펴보면 다음과 같다.
제 1 단계로서, 도 1a에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에 패드 산화막(12)과 질화막 재질의 산화방지막(14) 및 CVD 산화막(18)을 순차적으로 형성하고, 그 위에 비활성영역의 CVD 산화막(16) 표면이 노출되도록 감광막 패턴(18)을 형성한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 상기 감광막 패턴(18)을 마스크로 이용하여 비활성영역의 기판(10) 표면이 노출되도록 CVD 산화막(16)과 산화방지막(14) 및 패드 산화막(12)을 순차적으로 식각하고, 감광막 패턴(18)을 제거하여 능동소자가 형성될 활성영역에만 CVD 산화막(16)과 산화방지막(14) 및 패드 산화막(12)을 남긴다. 이어, 남겨진 CVD 산화막(16)과 산화방지막(14)을 마스크로 이용하여 기판(10)의 표면 노출부를 소정 두께 식각처리하여 트랜치(t)를 형성한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 트랜치(t) 내부 계면을 따라 열산화막 재질의 절연막(20)을 형성하고, 이를 NH3 분위기하에서 플라즈마처리하여 트랜치(t) 내부를 갭 필(gap fill)하기에 좋은 환경조건으로 만들어 준다. 이어, 트랜치(t) 내부가 완전하게 채워지도록 상기 트랜치(t)를 포함한 결과물 전면에 O3-TEOS 재질의 제 1 USG(undoped silicate glass)(22a)와 PE-TEOS 재질의 제 2 USG(22b)를 순차적으로 형성하고, 열처리 공정을 진행하여 제 1 및 제 2 USG(22a),(22b)를 경화시켜 준다. 이와 같이, 막질 증착 공정을 진행한 것은 O3-TEOS 재질의 제 1 USG(22a)가 PE-TEOS 재질의 제 2 USG(22b)보다 갭 필 능력이 우수하기 때문이다.
제 4 단계로서, 도 1d에 도시된 바와 같이 제 2 USG(22b) 상에 제 1 감광막(미 도시)을 형성하고, 광식각 공정을 이용하여 비활성영역에만 제 1 감광막이 잔존되도록 식각 공정을 진행한 다음, 이를 소정 온도에서 리플로우(reflow)시켜 제 1 감광막에 의해 평탄화가 이루어지도록 한다. 이어, 리플로우된 제 1 감광막을 포함한 제 2 USG(22b) 상에 제 2 감광막(미 도시)을 형성하고, 상기 제 1 및 제 2 감광막과 상기 제 1 및 제 2 USG(22a),(22b)를 동시에 에치백한다. 이때의 에치백은 도 4에 도시된 바와 같이 산화방지막(14) 상에 소정 두께의 CVD 산화막(16)이 잔존될 때까지만 실시한다.
제 5 단계로서, 도 1e에 도시된 바와 같이 산화방지막(14)의 표면이 노출될 때까지 에치백 처리된 제 1 USG(22a)와 CVD 산화막(16)을 다시 CMP 처리하여, 트랜치(t) 내부에는 절연막(20)과 제 1 USG(22a)로 이루어진 STI(24)를 형성하고, 기판(10) 상의 활성영역에는 소정 두께의 산화방지막(14)과 패드 산화막(12)을 남겨 둔다.
제 6 단계로서, 도 1f에 도시된 바와 같이 활성영역의 산화방지막(14)과 패드 산화막(12)을 순차적으로 제거하고, 기판(10) 상의 활성영역에 버퍼 산화막(미 도시)을 형성한 다음, 웰(well) 형성용 이온주입 공정 및 문턱전압(Vth) 조절용 이 온주입 공정을 실시한 뒤, 상기 버퍼 산화막을 제거한다. 이어, 버퍼 산화막이 제거된 부분에 다시 게이트 절연막(26)을 형성하고, STI(24)를 포함한 게이트 절연막(26) 상에 폴리실리콘막(28)을 형성하므로써, 소자분리공정을 완료한다.
도 1g는 상기와 같은 종래기술의 STI 공정에 따른 결과를 나타낸 사진이다. 이는 게이트 폴리가 형성된 후의 결함을 나타내는 것이다.
그러나, 상기와 같이 소자분리공정을 진행할 경우에는 공정 진행이 완료된 이후에 다음과 같은 두가지의 문제가 발생하게 된다.
첫째, 도 1f의 Ⅰ부분에서 알 수 있듯이 STI(24)의 양 가장자리부와 기판(10) 사이에 오목한 형상의 골이 형성되어져, 활성영역과 비활성영역의 경계면에서 STI(24)가 활성영역의 기판 표면보다 높이가 낮아지는 현상이 발생된다. 이러한 현상은 트랜치(trench, t)를 형성하기 위한 기판(10) 식각시에 기판을 이루는 실리콘이 마스킹 역할을 하는 CVD 산화막(16)의 안쪽으로까지 치고 들어가 식각되기 때문에 발생하는 것으로, 트랜치(t) 내부 계면을 따라 열산화막(20)을 성장시켜 주는 과정에서 더욱 심화된다. 이와 같이 활성영역과 비활성영역의 경계면에서 STI(24)가 활성영역의 기판(10) 표면보다 높이가 낮아질 경우, 게이트 전극을 형성하기 위한 폴리실리콘막 식각 공정 진행시 이 부분에 폴리실리콘이 일부 잔존되는 현상이 발생되어져 이로 인해 원하지 않는 특성이 유발되는 등의 불량이 발생하게 된다.
둘째, 공정 진행이 완료된 상태에서 실리콘 기판(10) 프로파일(profile)의 탑(top)부위가 라운드(round) 형상을 가지지 못하고 각진 형상을 가지게 되므로, 이후 게이트 절연막(26) 성장시 이 부분의 게이트 절연막 두께가 다른 부분보다 얇 게 형성되게 된다. 이와 같이 어느 특정 부위(도면 상에서 화살표로 표시된 부분)의 게이트 절연막 두께가 상대적으로 얇아질 경우, 이 부분에 강한 전계가 집중적으로 걸리는 현상이 발생되어져 게이트 절연막이 열화되는 불량이 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI CMP 후 모트(Moat)와 필드(Field)의 경계에서 발생하는 단차 및 균열 현상을 해결하는 것으로, 게이트 산화막이 형성되기 전에 질산화막(SiON)을 형성함으로써, 상기 단차 및 균열 현상을 해결하고, 폴리 스트링거(Poly Stringer) 현상을 해결하여 반도체 소자의 수율을 향상시키는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 STI 트렌치가 형성된 반도체 기판 상에 STI 라이너 산화막을 형성하고, 상기 트렌치를 갭필하며, STI CMP 를 진행하고, STI 에지 영역의 질화막을 제거한 후, 게이트 산화막과 게이트 폴리를 형성하는 반도체 소자의 제조 방법에 있어서, 상기 STI 에지 영역의 질화막을 제거한 후, 상기 STI 에지 영역의 단차 및 균열을 해결하기 위해 질산화막을 형성하고, 평탄화를 위한 식각 공정을 진행하는 것을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법 에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 따른 STI 공정 단면도를 나타낸 것이다.
먼저, 도 2a는 STI 트렌치가 형성된 것을 나타낸 것이다. 반도체 기판(30)에 산화막(31)과 질화막(32)이 형성되고 PR에 의한 마스크로 활성영역을 구분한 후 STI 트렌치를 형성한 것을 나타내고 있다.
이 후, 도 2b에 나타낸 바와 같이, STI 라이너 산화막(33)을 형성하고 트렌치 상부를 갭필(34)한다. 다음, 도 2c에 나타낸 바와 같이, STI CMP 공정으로 평탄화를 진행하고 STI 에지 영역의 질화막(32)을 습식 식각으로 제거한다. 이 때, 다음 공정으로 게이트 산화막과 게이트 폴리를 형성하는 공정으로 진행한다면, 상기 종래기술의 도 1g와 같은 단면이 형성되므로, 본 발명에서는 다음 공정으로 질산화막(SiON, 36)을 형성하는 추가 공정을 진행하게 된다.
도 2d는 상기 질산화막(36)을 형성한 단면도이다. 상기 질산화막(36)은 100 내지 500Å의 두께면 충분하다. 이 후, 도 2e에 도시된 바와 같이, 상기 질산화막(36)을 블랭킷 식각(Blanket Etch)으로 제거하게 되면, STI 모트(Moat)와 필드(Field)의 경계에서 발생하는 단차 및 균열 현상을 해결하게 된다.
도 2f는 게이트 폴리(Gate Poly, 37)가 형성된 단면도이다. 도 2f에서 볼 수 있는 바와 같이, 질산화막(36) 공정으로 모트와 필드 경계의 결함을 메워줌으로써, 게이트 폴리(37)도 평탄하게 형성됨을 확인할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 제조 방법은 게이트 산화막이 형성되기 전에 질산화막(SiON)을 형성함으로써, 상기 단차 및 균열 현상을 해결하고, 폴리 스트링거(Poly Stringer) 현상을 해결하여 반도체 소자의 수율을 향상시키는 효과가 있다.
Claims (3)
- STI 트렌치가 형성된 반도체 기판 상에 STI 라이너 산화막을 형성하고, 상기 트렌치를 갭필하며, STI CMP를 진행하고, STI 가장자리 영역의 질화막을 제거한 후, 게이트 산화막과 게이트 폴리를 형성하는 반도체 소자의 제조 방법에 있어서,상기 STI 에지 영역의 질화막을 제거한 후, 상기 STI 에지 영역의 단차 및 균열을 해결하기 위해 질산화막을 형성하고, 평탄화를 위한 식각 공정을 진행하는 것을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질산화막은 100 내지 500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질산화막을 평탄화하는 식각 공정은 블랭킷 식각(Blanket Etch)으로 진행함을 특징으로 하는 반도체 소자의 제조 방법.
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