JP2004014542A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2004014542A
JP2004014542A JP2002161352A JP2002161352A JP2004014542A JP 2004014542 A JP2004014542 A JP 2004014542A JP 2002161352 A JP2002161352 A JP 2002161352A JP 2002161352 A JP2002161352 A JP 2002161352A JP 2004014542 A JP2004014542 A JP 2004014542A
Authority
JP
Japan
Prior art keywords
oxide film
trench
nitride film
film
cmp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002161352A
Other languages
English (en)
Inventor
Hideki Murakami
村上 秀樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyagi Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyagi Oki Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyagi Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002161352A priority Critical patent/JP2004014542A/ja
Priority to US10/303,874 priority patent/US6818527B2/en
Publication of JP2004014542A publication Critical patent/JP2004014542A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

【課題】酸化膜で形成されるSTIにより素子分離層を形成した後、化学的機械的研磨(CMP)により、平坦化を行う際、素子密度の低い部分(疎パターン部)と素子密度の高い部分(密パターン部)とでSTIの高さに差が生じるのを防ぐ。
【解決手段】CMPを行なう前の状態において、トレンチ部における酸化膜4の上面4uよりも窒化膜2の上面2uの方が十分上方に位置するように、酸化膜4及び窒化膜2の膜厚、及びトレンチ3の深さが定められ、それにより、CMPが終わるまで、トレンチ部の酸化膜の上面の高さが、それに隣接する窒化膜の上面の高さ以下に維持される。
【選択図】    図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にSTI(shallow trench isolation)により素子分離を行う構造における平坦化に関する。
【0002】
【従来の技術】
素子領域を互いに隔離するための素子分離技術の一つとして、STI(ShallowTrench Isolation)が用いられている。STIは、半導体基板にトレンチを形成し絶縁物質を埋め込むことにより素子分離層を形成するものである。STIにより素子分離層を形成した後、CMP(化学的機械的研磨:chemical−mechanical polishing)などにより、平坦化が行われる。このような平坦化が要求されるのは、素子分離層の上にフォトリソグラフィーによりさらに他の導体層を形成する場合に、位置を正確に定めるためである。
【0003】
以下上記した処理のための従来の方法を図3を参照して説明する。最初に半導体基板例えばシリコン基板1上にシリコン窒化膜2(後にCMPの際にストッパーとなる)を形成し、その上に図示しないフォトマスクを形成し、これをマスクとして、窒化膜2及びシリコン基板1をエッチングすることにより、トレンチ(素子分離溝)3を形成する(図3(a))。次に、フォトレジストを除去し、トレンチ3内及び窒化膜2上に素子分離酸化膜4を形成する(図3(b))。ついでCMPによる平坦化を行う(図3(c)、(d))。次に、窒化膜2を除去する(図3(e)。これにより、STI構造が完成する。
【0004】
【発明が解決しようとする課題】
上記の従来法では、酸化膜4でトレンチ3を埋める際、酸化膜4の膜厚が、トレンチ3の深さと窒化膜2の膜厚の和よりも大きくなるように、即ち、トレンチ3の部分において、酸化膜4の上面4uが、窒化膜2の上面2uよりも上に位置するように設定される。そしてそれに続くCMPでは、窒化膜2上の酸化膜4が削り取られて、窒化膜2が全面露出された時点で研磨を停止する。
【0005】
上記のようなCMPの研磨の速度は、図3(c)、(d)に示すように、パターンに依存する。即ち、素子領域の密度が低い部分(疎パターンの部分)5の方が素子領域の密度が高い部分(密パターンの部分)6よりも研磨速度が大きく、CMP終了時に、酸化膜4の上面4uの高さが疎パターン部5と密パターン部6とでは異なると言った問題がある。
【0006】
この問題の対策として、これまで密度が低い部分にダミーパターンを挿入したり、逆に密度が高い部分において、素子リバースマスクを使用してフォトリソ、エッチングを行い、パターンの密度を下げるなどにより、パターンの疎密差を少なくする方法が取られていた。しかし、近年配線ルールが一段と微細化しており、また形成される回路の性質により素子パターンの密度差が大きくなる場合もあり、上記の方法では、疎密差の解消が困難になってきており、酸化膜4の上面4uの高さがバラつくと言う問題がより深刻となってきている。
【0007】
本発明は、上記の問題を解決するためになされたものであり、その目的は、STI構造において、酸化膜4の上面4uの高さのバラツキを少なくすること、すなわち平坦さを向上させることにある。
【0008】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
素子領域と素子領域を互いに分離するための分離領域とを含む半導体基板のうちの、上記分離領域にトレンチを形成する工程と、
上記素子領域の上に窒化膜を形成する工程と、
上記トレンチ内及び上記窒化膜の上部に酸化膜を形成する工程と、
上記酸化膜に対しCMPを行って平坦化を行う工程と
を有する半導体装置の製造方法において、
上記酸化膜を形成した後であって、且つ上記CMPを行なう前の状態において、上記トレンチ部における上記酸化膜の上面よりも上記窒化膜の上面の方が十分上方に位置するように、上記酸化膜及び窒化膜の膜厚、及び上記トレンチの深さが定められ、それにより、上記CMPが終わるまで、トレンチ部の酸化膜の上面の高さが、それに隣接する窒化膜の上面の高さ以下に維持されることを特徴とする。
【0009】
上記酸化膜を形成した後であって、且つ上記CMPを行なう前の状態において、上記トレンチ部における上記酸化膜の上面よりも上記窒化膜の上面の方が少なくとも約500Å(オングストローム)上方に位置するように、窒化膜及び酸化膜の厚さ、及び上記トレンチの深さを定めても良い。
【0010】
上記トレンチの深さは、例えば約2000〜4000Åであっても良い。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態の半導体の製造方法を、図1を参照して説明する。最初に半導体基板例えばシリコン基板1上にシリコン窒化膜2(後にCMPの際にストッパーとなる)を形成する。次に、窒化膜2の上に図示しないフォトマスクを形成し、これをマスクとして、窒化膜2及びシリコン基板1をエッチングすることにより、トレンチ(素子分離溝)3を形成する(図1(a))。次に、フォトレジストを除去し、トレンチ3内及び窒化膜2上に素子分離酸化膜4を形成する(図1(b))。ついで化学的機械的研磨(CMP)による平坦化を行う(図1(c)、(d))。次に、窒化膜2を除去する(図1(e)。これにより、STI構造が完成する。
【0012】
本発明では、上記の酸化膜4の形成の後であって、且つ上記CMPの前において、トレンチ3の深さと窒化膜2の膜厚との和が、酸化膜4の膜厚よりも十分大きく、言い変えると、トレンチ部3における酸化膜4の上面4uよりも窒化膜2の上面2uの方が十分上方に位置するように、酸化膜4及び窒化膜2の膜厚、及びトレンチの深さが定められ、それにより、CMPが終わるまで、トレンチ部の酸化膜4の上面4uの高さが、それに隣接する窒化膜2の上面2uの高さ以下に維持される。この結果、CMPにおいて、トレンチ3部の酸化膜4のみが機械的研磨を受けることがない(即ち隣接する窒化膜2が機械的研磨を受けていない時に、トレンチ部の酸化膜4が機械的研磨を受けることがない)ようになる。そのため、平坦化の結果生じる酸化膜4の平坦さの度合いが、素子領域のパターンによる影響を受けない。
【0013】
CMPの際、疎パターン部5と密パターン部6とでは、研磨速度が異なり(図1(c)、(d))、密パターン部6よりも疎パターン部5の方が酸化膜4の削れ(膜厚減少)が先に進行するが、素子領域の窒化膜2上の酸化膜4がすべて除去された後は、トレンチ3の部分の酸化膜4の上面4uは、窒化膜2の上面2uよりも低い位置に存在するので、酸化膜4のみならず、窒化膜2も機械的研磨を受けることになり、その削れの速度が比較的低くなる。トレンチ3の酸化膜4は、機械的研磨のみならず、化学的研磨をも受けるが、それによる削れの速度は比較的低い。総合的には、CMPにおける酸化膜4と窒化膜2の選択比は4:1乃至200:1程度である。このため、疎パターン部5において、トレンチ部の酸化膜4の削れはあまり進行せず、密パターン部6における酸化膜4の削れの方が速度が高い。密パターン部6においても、窒化膜2上の酸化膜4がすべて除去され、窒化膜2が全面露出されると、その時点で、CMPが停止される。
【0014】
密パターン部6における削れが進行している間、疎パターン部5、特にトレンチ部では削れがゆっくりしか進行しないので、CMP停止時においては、疎パターン部5でも密パターン部6でもトレンチ部の酸化膜4の膜厚は略同じとなるようにすることができる。この結果、窒化膜2を除去後(図1(e))も、トレンチ3部の酸化膜4、即ちSTI高さはパターンに依存せず、均等になる。
【0015】
一例として、酸化膜4を形成した時点(図1(b))で、トレンチ3における酸化膜4の上面4uよりも、窒化膜2の上面2uが約1800Å(オングストローム)上方に位置することになるように、窒化膜2及び酸化膜4の厚さ、及びトレンチ3の深さが定められる。
【0016】
トレンチ3の深さは例えば、約2000乃至4000Åである。以下一例として、トレンチの深さが約4000Åである場合について、酸化膜4及び窒化膜2の膜厚、ならびに疎パターン部5における、それらの膜の膜厚の変化について図2を参照して説明する。
【0017】
図2(a)に示すように、窒化膜2の膜の厚さは、例えば約3000Åであり、酸化膜4の膜厚は例えば約5200Åである。この場合、窒化膜2の膜厚とトレンチの深さの和は、約(4000+3000=7000Å)であり、酸化膜4の膜厚、約5200Åよりも約1800Å大きい。即ち、トレンチ3における酸化膜4の上面4uよりも、窒化膜2の上面2uが約1800Å上方に位置している。
【0018】
このようにした場合、CMPにより、疎パターン部5において窒化膜2の上の酸化膜4がすべて削り取られ後、蜜パターン部6において窒化膜2が全面露出するまでの間に、疎パターン部5においては、窒化膜2が約300Å削り取られて約2700Åとなる。この間に、トレンチ3の酸化膜4が約200Å削り取られて約5000Åとなる(図2(b))。この状態でも、疎パターン部5のトレンチ部の酸化膜4の膜厚は、トレンチの深さよりも約1000Å大きい。
【0019】
蜜パターン部6で窒化膜2が完全に露出された時点で、CMPが停止され、この後、窒化膜2が除去される(図2(c))。この状態で、トレンチ部における酸化膜4の上面4uは、シリコン基板1の上面1uよりも約1000Å上方に位置している。
【0020】
その後に行われる周知の工程、例えば露出した半導体基板上への犠牲酸化膜の形成及びその除去などにより、トレンチ部の酸化膜4が約1000Å削り取られ、その結果、シリコン基板1の表面と同じ高さとなる(図2(d))。なお、このとき、トレンチ部の酸化膜4の上面が、シリコン基板1の上面よりも低くならないようにすることが望ましい。
【0021】
上記の実施の形態では、酸化膜4を形成した後であって、CMPを行なう前の状態において、トレンチ3における酸化膜4の上面4uよりも、窒化膜2の上面2uが約1800Å上方に位置することになるように、窒化膜2及び酸化膜4の厚さ、及びトレンチ3の深さが定められているが、上記の「高さの差」としては、約1800Åに限らず、CMPにおいて、トレンチ3部の酸化膜4のみが機械的研磨を受けることがない(トレンチ3部の酸化膜4が機械的研磨を受けるときは、同時にトレンチ3部以外の酸化膜4又は窒化膜2が機械的研磨を受ける)ような十分な値であれば良い。本発明者の検討では、上記の高さの差は約500Å以上であれば良い。これよりも高さの差が小さくなると、酸化膜4が削られやすくなり、所望の効果が得られなくなる。
【0022】
酸化膜4の膜厚は、トレンチ3の深さとCMP以後の削れ量(約1000Å程度)と、CMPによる削れ量(約200Å)との和とするのが望ましい。トレンチ3は深すぎると内部に酸化膜を形成するのが困難である。上記のようにトレンチ3の深さを約4000Åとした場合には、酸化膜4の膜厚は約5200Åとするのが望ましい。従って、上記のように、酸化膜4を形成した後であって、CMPを行なう前の状態において、トレンチ3における酸化膜4の上面4uよりも、窒化膜2の上面2uが少なくとも約500Å以上上方に位置するようにするためには、窒化膜2の膜厚は、約(5200+500−4000=1700)Å以上であるのが望ましい。一方、窒化膜2が厚すぎると、CMPの後に窒化膜除去が困難になる。これらの点から、窒化膜2の膜厚は約5000Å以下にするのが望ましい。
【0023】
【発明の効果】
本発明によれば、酸化膜を形成した後であって、かつCMPを行なう前の状態において、トレンチ部における酸化膜の上面よりも窒化膜の上面の方が十分上方に位置するように、酸化膜及び窒化膜の膜厚、及びトレンチの深さが定められ、それにより、上記CMPが終わるまで、トレンチ部の酸化膜の上面の高さが、それに隣接する窒化膜の上面の高さ以下に維持されるようにしたので、疎パターン部と密パターン部とで、トレンチ部の酸化膜の膜厚を略一定とすることができる。
【図面の簡単な説明】
【図1】(a)乃至(e)は本発明の実施の形態の半導体装置の製造方法の各工程における装置の状態を示す断面図である。
【図2】(a)乃至(d)は、CMPにより膜厚の変化の一例を示す図である。
【図3】(a)乃至(e)は半導体装置の製造方法の各工程における装置の状態を示す断面図である。
【符号の説明】
1 半導体基板、 2 窒化膜、 3 トレンチ、 4 酸化膜。

Claims (3)

  1. 素子領域と素子領域を互いに分離するための分離領域とを含む半導体基板のうちの、上記分離領域にトレンチを形成する工程と、
    上記素子領域の上に窒化膜を形成する工程と、
    上記トレンチ内及び上記窒化膜の上部に酸化膜を形成する工程と、
    上記酸化膜に対しCMPを行って平坦化を行う工程と
    を有する半導体装置の製造方法において、
    上記酸化膜を形成した後であって、且つ上記CMPを行なう前の状態において、上記トレンチ部における上記酸化膜の上面よりも上記窒化膜の上面の方が十分上方に位置するように、上記酸化膜及び窒化膜の膜厚、及び上記トレンチの深さが定められ、それにより、上記CMPが終わるまで、トレンチ部の酸化膜の上面の高さが、それに隣接する窒化膜の上面の高さ以下に維持されることを特徴とする半導体装置の製造方法。
  2. 上記酸化膜を形成した後であって、且つ上記CMPを行なう前の状態において、上記トレンチ部における上記酸化膜の上面よりも上記窒化膜の上面の方が少なくとも約500Å(オングストローム)上方に位置するように、窒化膜及び酸化膜の厚さ、及び上記トレンチの深さが定められていることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 上記トレンチの深さが約2000〜4000Åであることを特徴とする請求項2に記載の半導体装置の製造方法。
JP2002161352A 2002-06-03 2002-06-03 半導体装置の製造方法 Pending JP2004014542A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002161352A JP2004014542A (ja) 2002-06-03 2002-06-03 半導体装置の製造方法
US10/303,874 US6818527B2 (en) 2002-06-03 2002-11-26 Method of manufacturing semiconductor device with shallow trench isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002161352A JP2004014542A (ja) 2002-06-03 2002-06-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004014542A true JP2004014542A (ja) 2004-01-15

Family

ID=29561639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002161352A Pending JP2004014542A (ja) 2002-06-03 2002-06-03 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6818527B2 (ja)
JP (1) JP2004014542A (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362397B2 (ja) 1991-03-28 2003-01-07 ソニー株式会社 ポリッシュによる平坦化工程を含む電子装置の製造方法
US5721173A (en) 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
JPH11214496A (ja) 1998-01-22 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法
US6057210A (en) * 1998-04-21 2000-05-02 Vanguard International Semiconductor Corporation Method of making a shallow trench isolation for ULSI formation via in-direct CMP process
JPH11312730A (ja) 1998-04-28 1999-11-09 Sony Corp 半導体装置の製造方法
JP2000156402A (ja) 1998-09-18 2000-06-06 Sony Corp 半導体装置およびその製造方法
US6171929B1 (en) * 1999-06-22 2001-01-09 Vanguard International Semiconductor Corporation Shallow trench isolator via non-critical chemical mechanical polishing
US6541349B2 (en) * 2001-01-18 2003-04-01 International Business Machines Corporation Shallow trench isolation using non-conformal dielectric and planarizatrion
KR100374301B1 (ko) * 2001-03-24 2003-03-03 동부전자 주식회사 섀로우 트랜치 분리막 제조 방법

Also Published As

Publication number Publication date
US6818527B2 (en) 2004-11-16
US20030224579A1 (en) 2003-12-04

Similar Documents

Publication Publication Date Title
KR100621255B1 (ko) 얕은트랜치분리를위한갭충전및평탄화방법
KR20150101398A (ko) 기판 내 반도체 장치의 핀 구조체 제조방법
US6413836B1 (en) Method of making isolation trench
US6103581A (en) Method for producing shallow trench isolation structure
JP2009094379A (ja) 半導体装置の製造方法
JP2009032872A (ja) 半導体装置の製造方法
JP2006041397A (ja) 半導体装置の製造方法
JP2008004881A (ja) 素子分離構造部の製造方法
JP2000036533A (ja) 半導体装置の製造方法
KR100414731B1 (ko) 반도체소자의 콘택플러그 형성방법
JP2004014542A (ja) 半導体装置の製造方法
KR100979233B1 (ko) 반도체 소자의 소자분리막 형성방법
US6960411B2 (en) Mask with extended mask clear-out window and method of dummy exposure using the same
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
JP2002208630A (ja) 半導体装置の製造方法
CN112802796B (zh) 浅沟槽隔离结构及其形成方法、掩膜结构
KR100967666B1 (ko) 반도체소자의 소자분리막 형성방법
KR100792709B1 (ko) 반도체소자의 제조방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR100561524B1 (ko) 소자 분리막 형성 방법
JP2002050682A (ja) 半導体装置の製造方法およびレチクルマスク
JP3859470B2 (ja) 半導体装置の製造方法
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
JP2003152073A (ja) 半導体装置の製造方法
JP5674304B2 (ja) Soiウェハの製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040224

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20061018