KR100374301B1 - 섀로우 트랜치 분리막 제조 방법 - Google Patents
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Abstract
본 발명은 CMP 공정을 필요로 하지 않는 간단한 공정에 의해 실리콘 기판 내에 고정도의 표면 균일도를 갖는 섀로우 트랜치 분리막을 형성할 수 있도록 한 섀로우 트랜치 분리막 제조 기법에 관한 것으로, 이를 위하여 본 발명은, CMP 공정을 이용하여 섀로우 트랜치 분리막(STI)을 형성하는 종래 방법과는 달리, CMP 공정을 수행함이 없이 HDP(High Density Plasma) CVD로 산화막을 트랜치 내부에 채운 후에 희생막으로 질화막을 증착하고, 포토 마스크를 이용하여 단차가 높은 영역의 질화막을 제거하여 산화막 층을 노출시키며, 서로 다른 화학 성분을 사용해 산화막과 질화막을 습식 식각으로 제거하여 섀로우 트랜치 분리막을 형성하기 때문에, 연마제 덩어리로 인해 웨이퍼의 표면에 스크래치가 발생하는 것을 원천적으로 차단할 수 있어 반도체 소자의 신뢰도 및 생산성을 증진시킬 수 있을 뿐만 아니라 반도체 소자의 제조 비용을 절감할 수 있는 것이다.
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 형성되는 다수의 소자간을 전기적으로 분리하는 데 이용되는 섀로우 트랜치 분리막(STI : shallow trench isolation)을 제조하는 데 적합한 섀로우 트랜치 분리막 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 장치(즉, 반도체 소자)에는 트랜지스터, 캐패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 제한된 면적 내에 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는 데, 이러한 셀들은 서로 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 셀들 간의 전기적인 분리를 위한 방편으로써는 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(Local Oxidation of Silicon : LOCOS) 방법과 트랜치를 에치하여 절연물질로 매립하는 트랜치 분리(trench isolation) 방법이 잘 알려져 있으며, 여기에서 본 발명은 셀(또는 단위 소자)간의 간격이 더욱 미세해지는 고집적 반도체 소자에 보다 적합한 방법인 트랜치 분리 방법의 개선에 관련된다.
한편, 트랜치 분리 방법을 이용하여 소자간 분리 영역을 형성하는 종래 방법에서는, 실리콘 기판 상에 트랜치 마스크 패턴을 형성하고, 이 트랜치 마스크 패턴을 이용하는 에치 공정을 수행하여 실리콘 기판상의 소정부분에 트랜치를 형성하며, 트랜치가 형성된 실리콘 기판의 상부 전면에 걸쳐, 예를 들면 수천Å의 산화막을 증착(또는 적층)한 다음 CMP(Chemical Mechanical Polishing) 공정을 통해 실리콘 기판 상부에 형성된 산화막을 제거함으로써 실리콘 기판 상에 소자 분리 영역(또는 섀로우 트랜치 분리막)을 형성함과 동시에 평탄화를 실현한다.
즉, CMP 공정은 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 영역의 글로벌 평탄화 및 저온 평탄화를 실현할 수 있기 때문에 평탄화 공정 및 섀로우 트랜치 분리막 제조 등에 널리 사용되고 있다.
한편, CMP 공정은 슬러리와 패드의 마찰력을 이용하여 물리 화학적으로 슬러리 내에 존재하는 웨이퍼의 표면을 가공하기 때문에 슬러리 내에 존재하는 연마제 덩어리 또는 큰 입자에 의해 웨이퍼 표면(예를 들면, 절연막 층)에 스크래치(scratch)가 발생하게 되는 문제점이 있으며, 또한 패드나 백킹막(backing film)의 소모 또는 변형 등 소모품의 불균일성에 의해 공정 조절이 매우 어렵기 때문에 재현성이 떨어진다는 또 다른 문제가 있다.
보다 상세하게, 슬러리의 경우 보관 방법이나 초순수와의 혼합 과정 또는 다른 화학 성분과의 혼합 과정, 그리고 저장 탱크로부터 연마 장치까지의 배관 및 유속 등에 의해 입자 분포가 크게 영향을 받기 때문에 입자간 분산이 안정하지 못하다는 문제가 있으며, 이런 문제가 슬러리 입자의 덩어리화(예를 들어, 1㎛ 이상)를 촉진시키며, 이러한 연마제 덩어리로 인해 연마 공정 중에 웨이퍼의 표면에 스크래치가 발생하게 된다.
또한, 패드 컨디셔너에서는 다이아먼드 입자를 사용하는데, 이 입자가 떨어져 나올 경우 웨이퍼 표면에 큰 스크래치를 발생하게 된다.
상기한 CMP 공정 중에 발생하는 스크래치는 이후에 행해지는 후속 공정인 세정 공정 중에 더욱 확대되는 경향을 보이기 때문에 이러한 점들이 반도체 소자의 신뢰도 및 생산 수율을 저하시키는 요인으로 작용하고 있는 실정이다.
한편, CMP 공정의 경우, 연마 속도가 연마 매수와 시간에 따라 달라지기 때문에 공정의 마진이 좁아 공정 안정성을 확인하는 샘플 웨이퍼 작업을 필요로 하는데, 이러한 샘플 공정의 진행 시에는 추가로 더미 웨이퍼 공정 처리가 요구되고, 이에 수반하여 선행 처리 결과를 모니터링 해야 하기 때문에 설비 가동율이 현격하게 저하된다는 문제가 있다.
더욱이, 종래 STI 공정은 실리콘 기판 상에 패드 산화막 형성, 실리콘 질화막 증착, 하드 마스크 층 증착, 트랜치 형성, 측벽 산화, 트랜치 충진 물질 증착, CMP 공정, 실리콘 질화막 스트립, 패드 산화막 제거 등의 공정을 통해 수행되는데, 이때 연마량이 작은 경우에는 실리콘 질화막 상에 산화막이 잔존하게 됨으로써 실리콘 질화막을 제거할 수 없게 되는 문제가 발생할 수 있으며, 연마량이 많은 경우에는 소자 형성 영역의 손상 또는 디싱에 의해 새로우 트랜치 분리막(STI)의 프로파일이 나빠지게 되는 문제가 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, CMP 공정을 필요로 하지 않는 간단한 공정에 의해 실리콘 기판 내에 고정도의 표면 균일도를 갖는 섀로우 트랜치 분리막을 형성할 수 있는 섀로우 트랜치 분리막 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 형성되는 다수의 소자간을 전기적으로 분리시키는 섀로우 트랜치 분리막을 제조하는 방법에 있어서, 상기 실리콘 기판 상에 패드 산화막과 실리콘 질화막을 형성하는 과정; 임의의 패턴을 갖는 포토 마스크를 이용하여 상기 패드 산화막과 실리콘 질화막 및 실리콘 기판의 일부를 소정 깊이로 선택적으로 제거함으로써 트랜치 영역을 형성하는 과정; 상기 트랜치 영역이 형성된 실리콘 기판의 상부 전면에 걸쳐 상기 트랜치 영역이 매립되는 형태로 절연 물질을 형성하는 과정; 상기 실리콘 기판 전면에 걸쳐 소정 두께의 캡핑층을 형성하는 과정; 식각 공정을 통해 상기 캡핑층의 일부를 선택적으로 제거함으로써, 상기 트랜치 영역 이외의 영역 상에 형성된 절연 물질의 상부를 선택적으로 노출시키는 과정; 식각 공정을 통해 상기 상부가 노출된 절연 물질을 선택적으로 제거하는 과정; 및 식각 공정을 통해 잔류하는 캡핑층 및 패드 산화막과 실리콘 질화막을 제거함으로써, 상기 실리콘 기판 상에 섀로우 트랜치 분리막을 형성하는 과정으로 이루어진 섀로우 트랜치 분리막 제조 방법을 제공한다.
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 섀로우 트랜치 분리막을 제조하는 각 공정을 순차적으로 도시한 공정도.
＜도면의 주요부분에 대한 부호의 설명＞
102 : 실리콘 기판 103 : 패드 산화막
104 : 실리콘 질화막 106 : 트랜치 영역
108, : 절연 물질 108 : 섀로우 트랜치 분리막
110 : 캡핑층 112 : 반전 포토 마스크
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술은, CMP 공정을 이용하여 섀로우 트랜치 분리막(STI)을 형성하는 전술한 종래 방법과는 달리, HDP CVD로 산화막을 트랜치 내부에 채운 후에 희생막으로 질화막을 증착하고, 포토 마스크를 이용하여 단차가 높은 영역의 질화막을 제거하여 산화막 층을 노출시키며, 서로 다른 화학 성분을 사용하여 산화막과 질화막을 습식 식각으로 제거함으로써 목표로 하는 섀로우 트랜치 분리막을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 섀로우 트랜치 분리막을 제조하는 각 공정을 순차적으로 도시한 공정도이다.
도 1a를 참조하면, 소자간 분리를 위한 트랜치를 형성하고자하는 실리콘 기판(102)상에 열산화 공정에 의해 수십 내지 수백 Å의 패드 산화막을 형성하고, 예를 들면 CVD 방법에 의해 수백 Å의 실리콘 질화막(SiN)을 순차 적층함으로써 패드 산화막과 실리콘 질화막(104)을 형성한다.
이어서, 포토 리소그라피 공정을 통해 패드 산화막(103)과 실리콘 질화막(104) 상에 형성한 임의의 패턴의 포토 마스크를 이용하는 식각 공정을 수행하여 패드 산화막(103)과 실리콘 질화막(104) 및 실리콘 기판(102)의 일부를 제거한 후 포토 마스크(도시 생략)를 제거함으로써, 도 1a에 도시된 바와 같이, 트랜치 영역(106)을 형성한다. 이때, 트랜치 형성을 위해 포토레지스트 마스크(Pohoto Resist Mask)를 이용하거나 실리콘 질화막 상에 산화막 하드 마스크를 형성하여 트랜치를 형성할 수도 있다.
다음에, 포토레지스트 스트립(Strip) 공정과 측벽 산화 공정을 수행한 후, 예를 들면 CVD 등의 증착 공정을 수행함으로써, 일 예로서 도 1b에 도시된 바와 같이, 트랜치 영역을 절연 물질(108')로 채운다. 이때, 절연 물질로는 HDP(High Density Plasma) USG 막 등을 사용할 수 있으며, 트랜치 영역에 충진되는 절연 물질(108')은 실리콘 질화막(104) 위로 올라오지 않도록 형성할 필요가 있다. 따라서, 트랜치 영역에 채워진 절연 물질(108')과 액티브 영역(즉, 트랜치 영역 이외의 영역) 상에 형성된 절연 물질(108')간은 서로 분리된 형태를 갖는다.
이어서, 트랜치 영역이 절연 물질로 채워진 실리콘 기판 전면에 걸쳐 증착 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 실리콘 기판 전면에 소정 두께의 캡핑층(110)을 형성한다. 이때, 사용되는 캡핑층(110)으로는, 예를 들면 질화막을 이용할 수가 있다.
다음에, 반전(reverse) 포토 공정을 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이, 절연 물질(108')이 채워진 트랜치 영역의 상부가 덮이고 액티브 영역이 노출되는 패턴을 갖는 반전 포토 마스크(112)를 형성한다.
한편, 반전 포토 마스크(112)를 식각 장벽층으로 하는 식각 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 단차가 높은 영역에 있는 캡핑층(즉, 액티브 영역 상에 형성된 절연 물질의 상부에 형성된 캡핑층(110))을 선택적으로 제거함으로써, 액티브 영역 상에 형성된 절연 물질(108')의 상부를 노출시킨다.
이어서, 습식 식각 공정을 수행함으로써, 일 예로서 도 1f에 도시된 바와 같이, 단차가 높은 영역에 있는 절연 물질(108'), 즉 상부가 노출된 절연 물질을 선택적으로 제거한다. 이와 같이 단차가 높은 영역에 있는 절연 물질을 제거하는 습식 식각 공정에서는 질화막에 대한 선택비가 높은 화학 성분을 이용하여 절연 물질을 제거한다.
한편, 상기와는 달리, 본 발명에서는 질화막의 캡핑층을 이용하여 단차가 높은 영역의 절연 물질을 제거하지 않고 포토 마스크를 이용하여 단차가 높은 영역의 절연 물질을 제거할 수도 있는데, 이 경우 질화막 식각 공정(단차가 높은 영역의 캡핑층 식각 공정)을 생략할 수도 있다.
마지막으로, 인산을 이용하는 습식 식각 공정을 수행하여 잔류하는 캡핑층(110) 및 패드 산화막(103)과 실리콘 질화막(104)을 제거함으로써, 일 예로서 도 1d에 도시된 바와 같이, 실리콘 기판(102) 상에 목표로 하는 섀로우 트랜치 분리막(108)을 완성한다. 이때, 본 발명에서는, 필요 또는 용도에 따라, 절연 물질 식각용 화학 성분을 사용하여 트랜치 내 절연 물질의 높이를 조절할 수도 있다.
이상 설명한 바와 같이 본 발명에 따르면, CMP 공정을 이용하여 섀로우 트랜치 분리막(STI)을 형성하는 전술한 종래 방법과는 달리, CMP 공정을 수행함이 없이 HDP CVD로 산화막을 트랜치 내부에 채운뒤 희생막으로 질화막을 증착하고, 포토 마스크를 이용하여 단차가 높은 영역의 질화막을 제거하여 산화막 층을 노출시키며, 서로 다른 화학 성분을 사용해 산화막과 질화막을 습식 식각으로 제거하여 섀로우 트랜치 분리막을 형성하기 때문에, 연마제 덩어리로 인해 웨이퍼의 표면에 스크래치가 발생하는 것을 차단할 수 있어 반도체 소자의 신뢰도 및 생산성을 증진시킬 수 있을 뿐만 아니라 반도체 소자의 제조 비용을 절감할 수 있으며, 설비의 가동율을 증진시킬 수 있다.
Claims (7)
- 실리콘 기판 상에 형성되는 다수의 소자간을 전기적으로 분리시키는 섀로우 트랜치 분리막을 제조하는 방법에 있어서,상기 실리콘 기판 상에 패드 산화막과 실리콘 질화막을 형성하는 과정;임의의 패턴을 갖는 포토 마스크를 이용하여 상기 패드 산화막과 실리콘 질화막 및 실리콘 기판의 일부를 소정 깊이로 선택적으로 제거함으로써 트랜치 영역을 형성하는 과정;상기 트랜치 영역이 형성된 실리콘 기판의 상부 전면에 걸쳐 상기 트랜치 영역이 매립되는 형태로 절연 물질을 형성하는 과정;상기 실리콘 기판 전면에 걸쳐 소정 두께의 캡핑층을 형성하는 과정;식각 공정을 통해 상기 캡핑층의 일부를 선택적으로 제거함으로써, 상기 트랜치 영역 이외의 영역 상에 형성된 절연 물질의 상부를 선택적으로 노출시키는 과정;식각 공정을 통해 상기 상부가 노출된 절연 물질을 선택적으로 제거하는 과정; 및식각 공정을 통해 잔류하는 캡핑층 및 패드 산화막과 실리콘 질화막을 제거함으로써, 상기 실리콘 기판 상에 섀로우 트랜치 분리막을 형성하는 과정으로 이루어진 섀로우 트랜치 분리막 제조 방법.
- 제 1 항에 있어서, 상기 트랜치 영역에 충전된 절연 물질과 그 이외 영역 상에 형성된 절연 물질은 물리적으로 분리된 형태로 형성되는 것을 특징으로 하는 섀로우 트랜치 분리막 제조 방법.
- 제 2 항에 있어서, 상기 절연 물질은, HDP USG 막인 것을 특징으로 하는 섀로우 트랜치 분리막 제조 방법.
- 제 1 항에 있어서, 상기 캡핑층은, 질화막인 것을 특징으로 하는 섀로우 트랜치 분리막 제조 방법.
- 제 4 항에 있어서, 상기 캡핑층 일부의 선택적인 제거는, 반전 포토 마스크를 이용하여 수행되는 것을 특징으로 하는 섀로우 트랜치 분리막 제조 방법.
- 실리콘 기판 상에 형성되는 다수의 소자간을 전기적으로 분리시키는 섀로우 트랜치 분리막을 제조하는 방법에 있어서,상기 실리콘 기판 상에 패드 산화막과 실리콘 질화막을 형성하는 과정;임의의 패턴을 갖는 포토 마스크를 이용하여 상기 패드 산화막과 실리콘 질화막 및 실리콘 기판의 일부를 소정 깊이로 선택적으로 제거함으로써 트랜치 영역을 형성하는 과정;상기 트랜치 영역이 형성된 실리콘 기판의 상부 전면에 걸쳐 상기 트랜치 영역이 매립되는 형태로 절연 물질을 형성하는 과정;상기 실리콘 기판 전면에 걸쳐 소정 두께의 캡핑층을 형성하는 과정;식각 공정을 통해 상기 캡핑층의 일부를 선택적으로 제거함으로써, 상기 트랜치 영역 이외의 영역 상에 형성된 절연 물질의 상부를 선택적으로 노출시키는 과정;포토 마스크를 이용하여 단차가 높은 영역의 절연 물질을 제거하는 과정; 및식각 공정을 통해 잔류하는 캡핑층 및 패드 산화막과 실리콘 질화막을 제거함으로써, 상기 실리콘 기판 상에 섀로우 트랜치 분리막을 형성하는 과정으로 이루어진 섀로우 트랜치 분리막 제조 방법.
- 제 6 항에 있어서, 상기 방법은 상기 캡핑층의 상부에 소정 두께의 아크막을 형성하는 과정을 더 포함하고, 상기 아크막의 일부는 캡핑층의 일부와 함께 제거되고, 상기 포토 마스크의 하부에 형성된 다른 일부의 아크막은 상기 포토 마스크와 함께 제거되는 것을 특징으로 하는 섀로우 트랜치 분리막 제거 방법.
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Citations (4)
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|---|---|---|---|---|
| US5721173A (en) * | 1997-02-25 | 1998-02-24 | Kabushiki Kaisha Toshiba | Method of forming a shallow trench isolation structure |
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Patent Citations (4)
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|---|---|---|---|---|
| JPH10177962A (ja) * | 1996-12-18 | 1998-06-30 | Tokin Corp | 多重酸化による半導体基板の製造方法 |
| US5721173A (en) * | 1997-02-25 | 1998-02-24 | Kabushiki Kaisha Toshiba | Method of forming a shallow trench isolation structure |
| KR19980073665A (ko) * | 1997-03-18 | 1998-11-05 | 문정환 | 반도체 메모리 소자 격리 방법 |
| US6004863A (en) * | 1998-05-06 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer |
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