JP2009094379A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】簡易な製造工程で、ライン幅およびスペース幅をシュリンクした複数のパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】a−Si膜3の側壁部のみを残して、その上にSiO2膜4を形成し、さらに側壁部の側面以外で基板上に形成されたSiO2膜4を除去した後に、基板全面にa−Si膜5を形成し平坦化する。a−Si膜3、5とSiO2膜4の一方を除去して、この後1/3ピッチのラインアンドスペースを形成する。
【選択図】図2
【解決手段】a−Si膜3の側壁部のみを残して、その上にSiO2膜4を形成し、さらに側壁部の側面以外で基板上に形成されたSiO2膜4を除去した後に、基板全面にa−Si膜5を形成し平坦化する。a−Si膜3、5とSiO2膜4の一方を除去して、この後1/3ピッチのラインアンドスペースを形成する。
【選択図】図2
Description
本発明は、微細なパターンを形成する半導体装置の製造方法に関する。
半導体基板上に所定の幅のライン状パターンを所定のスペース幅を挟んで複数形成するラインアンドスペースの配線パターンの形成方法として、配線材料膜をパターニングして形成する方法と、半導体基板上に形成した溝に配線パターンの材料を埋め込む方法とがある。前者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、導電膜である被加工膜をパターニングして配線パターンを形成する。後者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、絶縁膜である被加工膜をパターニングして溝を形成し、この溝に配線材料を埋め込んだ後、基板上面を化学機械的研磨(CMP:Chemical Mechanical Polishing)で研磨除去して、配線パターンを形成する。
前者と後者のいずれも、露光技術によって解像可能なマスクを使用するため、所望のラインアンドスペースのピッチが得られるかどうかは、露光技術の精度に依存する。
しかしながら、近年、微細化が加速度的に進んでおり、露光技術の限界以下のピッチを持つラインアンドスペースに対する要求が高まっている。
特許文献1は、フォトリソグラフィ技術を利用して、元のピッチの1/3のピッチのラインアンドスペースを形成する製造方法を提案している。この製造方法は以下の工程を有する。基板上に形成されたフォトレジスト層をパターニングした後、フォトレジスト層の上に第1層を形成して、この第1層をエッチバックして基板を露出させる。次に、第1層の上を含めた基板上に第2層を形成して、この第2層をエッチバックしてフォトレジスト層と第1層を露出させる。その後、フォトレジスト層を除去する。次に、第1層を含めた基板上に第3層を形成して、この第3層をエッチバックして基板を露出させる。次に、第1層の上に第4層を形成して、この第4層をエッチバックして第1層を露出させる。次に、第2層と第3層を除去する。
このように、特許文献1の製造方法は、工程数が多いため、製造に時間がかかって歩留まりも落ち、結果として製造コストが高くなる。
米国特許公報(US6,638,441)
本発明は、簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成可能な半導体装置の製造方法に関する。
本発明の一態様によれば、基板上に、互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記基板上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記基板上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記基板上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記基板上に形成された前記第3の膜を前記基板が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記基板上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
前記複数の芯材パターンの上面および側面を覆うように前記基板上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記基板上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記基板上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記基板上に形成された前記第3の膜を前記基板が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記基板上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
また、本発明の一態様によれば、被加工物上にマスク膜を形成する工程と、
前記マスク膜上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記マスク膜上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記マスク膜上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記マスク膜上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記マスク膜上に形成された前記第3の膜を前記マスク膜が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記マスク膜上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、
除去されずに残存した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかからなるパターンを前記マスク膜および前記被加工膜にパターン転写する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
前記マスク膜上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記マスク膜上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記マスク膜上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記マスク膜上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記マスク膜上に形成された前記第3の膜を前記マスク膜が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記マスク膜上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、
除去されずに残存した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかからなるパターンを前記マスク膜および前記被加工膜にパターン転写する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ライン幅およびスペース幅をシュリンクした複数のパターンを簡易な製造工程で精度よく製造することができ、製造コスト削減が図れる。
以下、図面を参照しながら、本発明の実施形態について説明する。
(第1の実施形態)
第1の実施形態は、アモルファスシリコン層および酸化膜層からなるラインパターンを、一方のパターンが他方のパターンを挟むように配置するものである。
第1の実施形態は、アモルファスシリコン層および酸化膜層からなるラインパターンを、一方のパターンが他方のパターンを挟むように配置するものである。
図1および図2は第1の実施形態による半導体装置の製造工程図である。まず、窒化膜(例えばSiN層)1の上に、CVD(Chemical Vapor Deposition)によりSiO2膜2を成膜する。その後、SiO2膜2の上にレジスト膜(不図示)を成膜してリソグラフィ技術を用いてパターニングし、ライン幅とスペース幅がともに45nmのレジストパターンを形成する。
次に、このパターンをRIE(Reactive Ion Etching)によりSiO2膜2に転写する。このとき、RIEのガスとしてC4F8などを用いて、下地の窒化膜1と十分な選択比が取れるようにしてSiO2膜2を加工して芯材パターン2を形成する(図1(a))。この芯材パターン2の側面の角度は87〜90度程度が望ましい。逆テーパー形状になると、後述する工程でSiO2膜2の上に成膜される層の膜厚が不均一になるためである。
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン2の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
次に、芯材パターン2の側面および上面を含めた基板上に、CVDによりアモルファスシリコン膜(以下、a−Si膜)3を成膜する(図1(b))。a−Si膜3は、後工程や膜形成の影響による膜厚の変動がないものとする。a−Si膜3の膜厚は例えば15nmとする。
次に、芯材パターン2の側のみにa−Si膜3が残るように、RIEによりa−Si膜3をエッチバックする(図1(c))。この場合のRIEでは、HBrなどのガスを用いる。
次に、フッ酸処理を行って芯材パターン2を除去する(図1(d))。これにより、側壁部のa−Si膜3が残存する。
次に、側壁部の上面および側面を含めた基板上に、CVDによりSiO2膜4を成膜する(図2(a))。このSiO2膜4は、後工程や膜形成の影響による膜厚の変動がないものとする。SiO2膜4の膜厚は例えば15nmとする。
次に、SiO2膜4をRIEによりエッチバックし、a−Si膜3の側面以外で窒化膜1上に形成されていた箇所のSiO2膜4を除去して窒化膜1を露出させる(図2(b))。
次に、SiO2膜4の側面および上面を含めた基板上にa−Si膜5を成膜する(図2(c))。そして、CMPやRIEにて、a−Si膜5とSiO2膜4を所定深さまで後退させ、基板表面を平坦化してa−Si膜3を露出させる(図2(d))。これにより、a−Si膜3、5とSiO2膜4が元のピッチの1/3のピッチで交互に並んだ構造が得られる。
次に、a−Si膜3、5とSiO2膜4のいずれかを除去する(図2(e))。例えば、SiO2膜4を除去する場合はフッ酸処理を行う。また、a−Si膜3、5を除去する場合はコリン処理を行う。これにより、ライン幅とスペース幅がともに45nmで90nmピッチのラインアンドスペースのパターンを1/3にシュリンクした30nmピッチのラインアンドスペースのパターンが得られる。
このように、第1の実施形態では、a−Si膜3からなる側壁部のみを残して、その上にSiO2膜4を形成し、さらにSiO2膜4をエッチバックした後に、基板全面にa−Si膜5を形成するため、特許文献1の製造工程よりも少ない工程数で1/3ピッチのラインアンドスペースを製造でき、製造時間の短縮と製造コストの削減が図れる。
(第2の実施形態)
第2の実施形態は、最終的に得られる構造は第1の実施形態と同様であるが、途中の工程が一部第1の実施形態とは異なるものである。以下では、第1の実施形態との相違点を中心に説明する。
第2の実施形態は、最終的に得られる構造は第1の実施形態と同様であるが、途中の工程が一部第1の実施形態とは異なるものである。以下では、第1の実施形態との相違点を中心に説明する。
図3および図4は第2の実施形態による半導体装置の製造工程図である。まず、窒化膜11上に、CVDによりa−Si膜12を成膜する。次に、a−Si膜12の上にレジスト膜を成膜した後、リソグラフィ技術を用いてレジスト膜をパターニングし、ライン幅とスペース幅がともに90nmのレジストパターンを形成する。
次に、このパターンをRIEによりa−Si膜12に転写する(図3(a))。このとき、RIEのガスとしてHBr/Clなどを用いて、下地の窒化膜11と十分な選択比が取れるようにしてa−Si膜12を加工して芯材パターン12を形成する。
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン12の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
次に、芯材パターン12の側面および上面を含めた基板上に、CVDによりSiO2膜13を成膜する(図3(b))。SiO2膜13は、後工程や膜形成の影響による膜厚の変動がないものとする。SiO2膜13の膜厚は例えば30nmとする。
次に、芯材パターン12の側面のみにSiO2膜13が残留するように、RIEによりSiO2膜13をエッチバックする(図3(c))。この場合のRIEでは、C4F8/Arなどのガスを用いる。
次に、コリン処理を行って芯材パターン12を除去する(図3(d))。これにより、側壁部のSiO2膜13が残存する。
次に、側壁部の上面および側面を含めた基板上に、CVDによりa−Si膜14を成膜する(図4(a))。このa−Si膜14は、後工程や膜形成の影響による膜厚の変動がないものとする。a−Si膜14の膜厚は例えば30nmとする。
次に、a−Si膜14をRIEによりエッチバックし、SiO2膜13の側面以外で窒化膜11上に形成されていた箇所のa−Si膜14を除去して窒化膜11を露出させる(図4(b))。
次に、a−Si膜14の側面および上面を含めた基板上にSiO2膜15を成膜する(図4(c))。そして、CMPやRIEにて、a−Si膜14とSiO2膜15を所定深さまで基板表面を平坦化してSiO2膜13を露出させる(図4(d))。これにより、a−Si膜14とSiO2膜13、15が元のピッチの1/3のピッチで交互に並んだ構造が得られる。
次に、a−Si膜14とSiO2膜13、15のいずれかを除去する(図4(e))。例えば、SiO2膜13、15を除去する場合はフッ酸処理を行う。a−Si膜14を除去する場合はコリン処理を行う。これにより、ライン幅とスペース幅がともに90nmで180nmピッチのラインアンドスペースのパターンを1/3にシュリンクした60nmピッチのパターンが得られる。
このように、第2の実施形態の場合も、第1の実施形態と同様に、簡略化された製造工程にて1/3にシュリンクされたラインアンドスペースのパターンを製造できる。
(第3の実施形態)
第3の実施形態は、最終的に得られる構造は第1の実施形態と同様であるが、基板とこの基板上に形成されるラインパターンに使用される材料が一部第1の実施形態とは異なるものである。以下では、第1の実施形態との相違点を中心に説明する。
第3の実施形態は、最終的に得られる構造は第1の実施形態と同様であるが、基板とこの基板上に形成されるラインパターンに使用される材料が一部第1の実施形態とは異なるものである。以下では、第1の実施形態との相違点を中心に説明する。
図5および図6は第3の実施形態による半導体装置の製造工程図である。まず、a−Si膜21上に、CVDによりSiO2膜22を成膜する。次に、SiO2膜22の上にレジスト膜を成膜した後、リソグラフィ技術を用いてレジスト膜をパターニングし、ライン幅とスペース幅がともに45nmのレジストパターンを形成する。
次に、このレジストパターンをRIEによりSiO2膜22に転写する(図5(a))。このとき、RIEのガスとしてC4F8/O2などを用いて、下地のa−Si膜21と十分な選択比が取れるようにしてSiO2膜22を加工して芯材パターン22を形成する。
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン22の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
次に、芯材パターン22の側面および上面を含めた基板上に、CVDによりSiN膜23を成膜する(図5(b))。SiN膜23は、後工程や膜形成の影響による膜厚の変動がないものとする。SiN膜23の膜厚は例えば15nmとする。
次に、芯材パターン22の側面のみにSiN膜23が残留するように、RIEによりSiN膜23をエッチバックする(図5(c))。この場合のRIEでは、CH3F/O2などのガスを用いる。
次に、フッ酸処理を行って芯材パターン22を除去する(図5(d))。これにより、側壁部のSiN膜23が残存する。
次に、側壁部の上面および側面を含めた基板上に、CVDによりSiO2膜24を成膜する(図6(a))。このSiO2膜24は、後工程や膜形成の影響による膜厚の変動がないものとする。SiO2膜24の膜厚は例えば15nmとする。
次に、SiO2膜24をRIEによりエッチバックし、SiN膜23の側面以外でa−Si膜21上に形成されていた箇所のSiO2膜24を除去してa−Si膜21を露出させる(図6(b))。
次に、SiO2膜24の側面および上面を含めた基板上にSiN膜25を成膜する(図6(c))。そして、CMPやRIEにて、SiO2膜24とSiN膜25を後退させて基板表面を平坦化し、SiN膜23を露出させる(図6(d))。これにより、SiO2膜24とSiN膜23、25が元のピッチの1/3のピッチで交互に並んだ構造が得られる。
次に、SiO2膜24とSiN膜23、25のいずれかを除去する(図6(e))。例えば、SiO2膜24を除去する場合はフッ酸処理を行う。SiN膜23、25を除去する場合はリン酸処理を行う。これにより、ライン幅とスペース幅がともに45nmで90nmピッチのラインアンドスペースのパターンを1/3にシュリンクした30nmピッチのパターンが得られる。
このように、第3の実施形態の場合も、第1および第2の実施形態と同様に、簡略化された製造工程にて1/3にシュリンクされたラインアンドスペースのパターンを製造できる。
(第4の実施形態)
第4の実施形態は、1/3にシュリンクされたゲート形成用のマスクを形成するものである。
第4の実施形態は、1/3にシュリンクされたゲート形成用のマスクを形成するものである。
図7〜図12は第4の実施形態による半導体装置の製造工程図である。まず、被加工物である導電材料からなるゲート層31の上に、CVDによりマスク膜としてのSiN膜32を成膜し、続いてSiO2膜33を約200nm成膜する。次に、SiO2膜33の上にレジスト膜34を成膜した後、リソグラフィ技術を用いてレジスト膜34をパターニングし、ライン幅とスペース幅がともに75nmのレジストパターンを形成する(図7(a))。
次に、このパターンをRIEによりSiO2膜33に転写して、芯材パターン33を形成する。このときのRIEのガスとしては、C4F8/O2などが望ましい。さらに、アッシングと過酸化水素水によるウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜34を剥離するとともに、芯材パターン33の側面および上面にレジスト膜34等の不純物が残存しないように洗浄する(図7(b))。
次に、芯材パターン33の側面および上面を含めた基板上に、CVDによりa−Si層35を成膜する(図8(a))。a−Si膜35は、後工程や膜形成の影響による膜厚の変動がないものとする。a−Si膜35の膜厚は例えば25nmとする。
次に、芯材パターン33の側面のみにa−Si膜35が残留するように、RIEによりa−Si膜35をエッチバックする(図8(b))。この場合のRIEでは、HBrなどのガスを用いる。
次に、フッ酸処理を行って芯材パターン33を除去する(図9(a))。これにより、SiN膜32の上にa−Si膜35からなる側壁部のみが残存する構造が得られる。
次に、側壁部の上面および側面を含めた基板上に、CVDによりSiO2膜36を成膜する(図9(b))。このSiO2膜36は、後工程や膜形成の影響による膜厚の変動がないものとする。SiO2膜36の膜厚は例えば25nmとする。
次に、SiO2膜36をRIEによりエッチバックし、a−Si膜35の側面以外でSiN膜32上に形成されていた箇所のSiO2膜36を除去する(図10(a))。
次に、SiO2膜36の側面および上面を含めた基板上にa−Si膜37を成膜する(図10(b))。そして、CMPにて、SiO2膜36とa−Si膜37を同時に50nmの深さまで研磨する(図11(a))。その後、フッ酸処理にてSiO2膜36を剥離し、a−Si膜35、37が1/3ピッチで並んだパターン38を形成する(図11(b))。
次に、このパターン38をSiN膜32に転写する。これにより、SiN膜32が1/3ピッチで並んだ構造が得られる(図12(a))。今度は、この構造をゲート層31に転写する(図12(b))。これにより、75nm幅のラインアンドスペースのパターンを1/3にシュリンクした25nm間隔のゲートパターンが得られる。
このように、第4の実施形態では、ラインアンドスペースのパターンを1/3にシュリンクしたパターン38を形成して、このパターン38をゲート層31に転写することにより、簡易な製造工程で1/3にシュリンクしたゲートパターンが得られる。
(第5の実施形態)
第5の実施形態は、1/3にシュリンクされたSTI(Shallow Trench Isolation)形成用のマスクを形成するものである。
第5の実施形態は、1/3にシュリンクされたSTI(Shallow Trench Isolation)形成用のマスクを形成するものである。
図13〜図18は第5の実施形態による半導体装置の製造工程図である。まず、被加工物であるシリコン基板41上に、CVDによりSiO2膜42とSiN膜43を順に成膜し、続いてSiO2膜44を約200nm成膜する。次に、SiO2膜44の上にレジスト膜45を成膜した後、リソグラフィ技術を用いてレジスト膜45をパターニングし、ライン幅とスペース幅がともに45nmのレジストパターンを形成する(図13(a))。
次に、このパターンをRIEによりSiO2膜44に転写して、芯材パターン44を形成する。このときのRIEのガスとしては、SiN膜43との選択比が取れるC4F8/O2などが望ましい。さらに、アッシングと過酸化水素水によるウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン44の側面および上面にレジスト膜45等の不純物が残存しないように洗浄する(図13(b))。
次に、芯材パターン44の側面および上面を含めた基板上に、CVDによりa−Si層46を成膜する(図14(a))。a−Si膜46は、後工程や膜形成の影響による膜厚の変動がないものとする。a−Si膜46の膜厚は例えば15nmとする。
次に、芯材パターン44の側面のみにa−Si膜46が残留するように、RIEによりa−Si膜46をエッチバックする(図14(b))。この場合のRIEでは、HBrなどのガスを用いる。
次に、フッ酸処理を行って芯材パターン44を除去する(図15(a))。これにより、SiN膜43の上にa−Si膜46からなる側壁部のみが残存する構造が得られる。
次に、側壁部の上面および側面を含めた基板上に、CVDによりSiO2膜47を成膜する(図15(b))。このSiO2膜47は、後工程や膜形成の影響による膜厚の変動がないものとする。SiO2膜47の膜厚は例えば15nmとする。
次に、SiO2膜47をRIEによりエッチバックし、a−Si膜46の側面以外でSiN膜43上に形成されていた箇所のSiO2膜47を除去する(図16(a))。
次に、SiO2膜47の側面および上面を含めた基板上にa−Si膜48を成膜する(図16(b))。そして、CMPにて、SiO2膜47とa−Si膜48を同時に50nmの深さまで研磨する(図17(a))。その後、コリン処理にてa−Si膜46、48を剥離し、SiO2膜47の1/3ピッチで並んだパターン49を形成する(図17(b))。
次に、このパターン49をSiN膜43、SiO2膜42およびシリコン基板41に転写し(図18)、最後にパターン49として用いたSiO2膜47を除去する。これにより、シリコン基板41、SiO2膜42およびSiN膜43からなる素子領域パターンが得られる。このパターンのライン幅とスペース幅はともに15nmとなり、元の45nmの1/3になる。得られたパターン間のスペースは、STI(Shallow Trench Isolation)の領域として用いられる。
このように、第5の実施形態では、ラインアンドスペースのパターンを1/3にシュリンクしたパターン49を形成して、このパターン49をシリコン基板41に転写することにより、簡易な製造工程で1/3にシュリンクしたトレンチパターンが得られる。
図13〜図18で最終的に形成したトレンチは、DRAMやNAND型フラッシュメモリなどを製造するために用いることができるが、特に用途は問わない。またシリコン基板とマスク膜としてのSiN膜の間に、ゲート絶縁材およびゲート材の膜を形成しておき、一方でシリコン基板にトレンチを加工する一方で隣接するトレンチ間にはゲートパターンを形成するようにしてもよい。
1 窒化膜
2、4 SiO2膜
3、5 a−Si膜
11 窒化膜
12、14 a−Si膜
13、15 SiO2膜
21 a−Si膜
22、24 SiO2膜
23、25 窒化膜
31 ゲート層
32 SiN膜
33、36 SiO2膜
34 レジスト膜
35、37 a−Si膜
41 シリコン基板
42、44、47 SiO2膜
43 SiN膜
45 レジスト膜
46、48 a−Si膜
2、4 SiO2膜
3、5 a−Si膜
11 窒化膜
12、14 a−Si膜
13、15 SiO2膜
21 a−Si膜
22、24 SiO2膜
23、25 窒化膜
31 ゲート層
32 SiN膜
33、36 SiO2膜
34 レジスト膜
35、37 a−Si膜
41 シリコン基板
42、44、47 SiO2膜
43 SiN膜
45 レジスト膜
46、48 a−Si膜
Claims (5)
- 基板上に、互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記基板上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記基板上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記基板上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記基板上に形成された前記第3の膜を前記基板が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記基板上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する際における前記側壁部および前記第3、第4の膜の幅は、前記芯材パターンの幅および前記スペース幅の略1/3であることを特徴とする請求項1に記載の半導体装置の製造方法。 - 被加工物上にマスク膜を形成する工程と、
前記マスク膜上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記マスク膜上に第2の膜を形成する工程と、
前記第2の膜をエッチバックすることにより、隣接する2つの前記芯材パターン間で前記第2の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記マスク膜上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記マスク膜上に第3の膜を形成する工程と、
前記第3の膜をエッチバックすることにより、前記側壁部の側面以外で前記マスク膜上に形成された前記第3の膜を前記マスク膜が露出するまで除去する工程と、
エッチバックされた前記第3の膜の上面および側面を覆うように、前記マスク膜上に前記第2の膜と同じ材料を含む第4の膜を形成する工程と、
前記第4の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかを除去する工程と、
除去されずに残存した前記側壁部と前記第4の膜の両方、および前記第3の膜のいずれかからなるパターンを前記マスク膜および前記被加工膜にパターン転写する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記被加工物は導電膜であり、
前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記導電膜へのパターン転写により、前記芯材パターンの略1/3のピッチで配置される複数のゲートを形成することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記被加工物は半導体基板であり、
前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記半導体基板へのパターン転写により、前記芯材パターンの略1/3のピッチで配置される複数のトレンチを形成することを特徴とする請求項3に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007265283A JP2009094379A (ja) | 2007-10-11 | 2007-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007265283A JP2009094379A (ja) | 2007-10-11 | 2007-10-11 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2009094379A true JP2009094379A (ja) | 2009-04-30 |
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ID=40666043
Family Applications (1)
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JP2007265283A Pending JP2009094379A (ja) | 2007-10-11 | 2007-10-11 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2009094379A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012009869A (ja) * | 2010-06-28 | 2012-01-12 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
CN103545193A (zh) * | 2012-07-12 | 2014-01-29 | 爱思开海力士有限公司 | 用双重间隔物图案化技术形成半导体器件精细图案的方法 |
US8835321B2 (en) | 2011-02-14 | 2014-09-16 | Samsung Electronics Co., Ltd. | Method for forming fine patterns of a semiconductor device |
US9070559B2 (en) | 2013-07-25 | 2015-06-30 | Kabushiki Kaisha Toshiba | Pattern forming method and method of manufacturing semiconductor device |
-
2007
- 2007-10-11 JP JP2007265283A patent/JP2009094379A/ja active Pending
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