JP2000156402A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＴＩ構造の素子分離を用いた高集積度半導
体装置において、トレンチに埋め込まれた絶縁膜の側面
の段差を減らすための過剰のＣＭＰにも耐え得る半導体
装置の製造方法、またこの結果として、ゲート電極の加
工マージンを高め、配線短絡が防止された高い歩留りの
半導体装置の製造方法を提供する。さらに、半導体基体
全面にわたり平坦な埋め込み絶縁膜を有するＳＴＩ構造
の半導体装置を提供する。 【解決手段】 孤立活性領域Ｂの広いトレンチ６の底部
中央領域に凸部を形成しておく。 【効果】 広いトレンチに埋め込まれた絶縁膜表面も凸
状に形成され、後工程におけるＣＭＰでのディッシング
形状、ならびに孤立活性領域の削れを防止する。
体装置において、トレンチに埋め込まれた絶縁膜の側面
の段差を減らすための過剰のＣＭＰにも耐え得る半導体
装置の製造方法、またこの結果として、ゲート電極の加
工マージンを高め、配線短絡が防止された高い歩留りの
半導体装置の製造方法を提供する。さらに、半導体基体
全面にわたり平坦な埋め込み絶縁膜を有するＳＴＩ構造
の半導体装置を提供する。 【解決手段】 孤立活性領域Ｂの広いトレンチ６の底部
中央領域に凸部を形成しておく。 【効果】 広いトレンチに埋め込まれた絶縁膜表面も凸
状に形成され、後工程におけるＣＭＰでのディッシング
形状、ならびに孤立活性領域の削れを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、トレンチ素子分離
を用いた高集積度半導体装置およびその製造方法に関す
る。
の製造方法に関し、さらに詳しくは、トレンチ素子分離
を用いた高集積度半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積度化および高性能化
が進み、ＭＩＳ (Metal Insulator Semiconductor)型半
導体装置においてもゲート電極や素子分離領域の微細
化、およびこれらの距離の縮小化の要求が厳しさを増し
ている。これらのうち、ゲート電極の微細化は、リソグ
ラフィ工程で採用するステッパの性能、すなわち露光光
源の波長や、アライメント性能に依存するところが大き
い。
が進み、ＭＩＳ (Metal Insulator Semiconductor)型半
導体装置においてもゲート電極や素子分離領域の微細
化、およびこれらの距離の縮小化の要求が厳しさを増し
ている。これらのうち、ゲート電極の微細化は、リソグ
ラフィ工程で採用するステッパの性能、すなわち露光光
源の波長や、アライメント性能に依存するところが大き
い。
【０００３】一方の素子分離領域の微細化およびゲート
電極との距離の縮小については、リソグラフィ精度の向
上の他に、従来法と異なる新しい製造方法が注目されて
いる。すなわち、半導体装置の素子分離およびウェル分
離として、従来からＬＯＣＯＳ (Local Oxidation of S
ilicon) 法が用いられていた。ＬＯＣＯＳ法は、Ｓｉ3
Ｎ4 による耐酸化マスクから露出するシリコン基体表面
を熱酸化してフィールド絶縁膜を形成する簡便な工程に
より形成され、酸化膜による素子領域への応力が少な
く、また生成する酸化膜の膜質にも優れる。しかしなが
ら、耐酸化マスクの下部に酸化膜が侵入するバーズビー
クの発生が避けられない等、高集積度化には不向きとさ
れている。バーズビークを防止するためには、耐酸化マ
スクの下部のパッド酸化膜を削除して、Ｓｉ3 Ｎ4 のみ
で耐酸化マスクを構成する方法が効果的である。しかし
この場合には、Ｓｉ3 Ｎ4 による半導体基体への応力が
強く働き、半導体基体の結晶欠陥を誘起する問題が別途
生じる。
電極との距離の縮小については、リソグラフィ精度の向
上の他に、従来法と異なる新しい製造方法が注目されて
いる。すなわち、半導体装置の素子分離およびウェル分
離として、従来からＬＯＣＯＳ (Local Oxidation of S
ilicon) 法が用いられていた。ＬＯＣＯＳ法は、Ｓｉ3
Ｎ4 による耐酸化マスクから露出するシリコン基体表面
を熱酸化してフィールド絶縁膜を形成する簡便な工程に
より形成され、酸化膜による素子領域への応力が少な
く、また生成する酸化膜の膜質にも優れる。しかしなが
ら、耐酸化マスクの下部に酸化膜が侵入するバーズビー
クの発生が避けられない等、高集積度化には不向きとさ
れている。バーズビークを防止するためには、耐酸化マ
スクの下部のパッド酸化膜を削除して、Ｓｉ3 Ｎ4 のみ
で耐酸化マスクを構成する方法が効果的である。しかし
この場合には、Ｓｉ3 Ｎ4 による半導体基体への応力が
強く働き、半導体基体の結晶欠陥を誘起する問題が別途
生じる。
【０００４】そこで半導体基体に浅い溝を形成し、この
溝内にＣＶＤ(Chemical Vapor Deposition) 法等で形成
した絶縁膜、例えば酸化シリコン等を埋め込むＳＴＩ
(Shallow Trench Isolation) 法が採用され始めてい
る。ＳＴＩは、設計寸法からの寸法変換差が少なく、原
理的に微細化に適している。また絶縁膜を埋め込んだ後
は、何らかの方法でその表面を平坦化するため、後工程
における高精度リソグラフィに必要とされる表面平坦性
に関しても有利である。このＳＴＩは、同じく半導体基
体にアスペクト比５程度以上の深い溝を形成し、ここに
ＤＲＡＭ (Dynamic Random Access Memory) のトレンチ
キャパシタを形成する方法と区別するために、Shallow
Trenchと呼称される。ＳＴＩの製造工程を図１７〜図１
８を参照して説明する。
溝内にＣＶＤ(Chemical Vapor Deposition) 法等で形成
した絶縁膜、例えば酸化シリコン等を埋め込むＳＴＩ
(Shallow Trench Isolation) 法が採用され始めてい
る。ＳＴＩは、設計寸法からの寸法変換差が少なく、原
理的に微細化に適している。また絶縁膜を埋め込んだ後
は、何らかの方法でその表面を平坦化するため、後工程
における高精度リソグラフィに必要とされる表面平坦性
に関しても有利である。このＳＴＩは、同じく半導体基
体にアスペクト比５程度以上の深い溝を形成し、ここに
ＤＲＡＭ (Dynamic Random Access Memory) のトレンチ
キャパシタを形成する方法と区別するために、Shallow
Trenchと呼称される。ＳＴＩの製造工程を図１７〜図１
８を参照して説明する。
【０００５】図１７（ａ）： 半導体基体１上に酸化シ
リコン膜２および窒化シリコン膜３からなる保護膜４を
形成する。この保護膜４は広い開口幅と狭い開口幅を有
する。つぎにこの保護膜４から露出する半導体基体１を
エッチングして複数の浅いトレンチ６を形成する。この
トレンチも、広い開口幅と狭い開口幅を有する。続けて
絶縁膜８をバイアスＥＣＲ (Electron Cyclotron Reson
ance) ＣＶＤ法等、埋め込み能力に優れた堆積方法で形
成する。絶縁膜８の成膜厚さは、トレンチ６が埋まり保
護膜４表面とほぼ同一レベルとなる程度とする。この結
果、パターン幅の広い保護膜４上には同程度の厚さの絶
縁膜８が堆積する。パターン幅の狭い保護膜４上の絶縁
膜８の厚さは薄い。これら保護膜４上の絶縁膜８は不要
である。そこで、まずパターン幅の広い保護膜４上の厚
い絶縁膜８の大部分を除去するために、この部分に開口
部を有するレジストマスク５を形成し、絶縁膜８の厚い
部分をエッチングにより除去する。図１７（ａ）はこの
エッチング前の状態を示す。
リコン膜２および窒化シリコン膜３からなる保護膜４を
形成する。この保護膜４は広い開口幅と狭い開口幅を有
する。つぎにこの保護膜４から露出する半導体基体１を
エッチングして複数の浅いトレンチ６を形成する。この
トレンチも、広い開口幅と狭い開口幅を有する。続けて
絶縁膜８をバイアスＥＣＲ (Electron Cyclotron Reson
ance) ＣＶＤ法等、埋め込み能力に優れた堆積方法で形
成する。絶縁膜８の成膜厚さは、トレンチ６が埋まり保
護膜４表面とほぼ同一レベルとなる程度とする。この結
果、パターン幅の広い保護膜４上には同程度の厚さの絶
縁膜８が堆積する。パターン幅の狭い保護膜４上の絶縁
膜８の厚さは薄い。これら保護膜４上の絶縁膜８は不要
である。そこで、まずパターン幅の広い保護膜４上の厚
い絶縁膜８の大部分を除去するために、この部分に開口
部を有するレジストマスク５を形成し、絶縁膜８の厚い
部分をエッチングにより除去する。図１７（ａ）はこの
エッチング前の状態を示す。
【０００６】レジストマスク５に開口部を形成する際、
ステッパのミスアライメントにより隣接するトレンチ６
に跨がって開口部が形成される懸念がある。この場合に
は、このトレンチ６に埋め込まれた、本来残すべき絶縁
膜８も不所望にエッチングされ、絶縁膜８の埋め込み形
状が悪化する。したがって、レジストマスクの開口部幅
を、パターン幅の広い保護膜４の幅より大幅に狭く設定
し、アライメントずれが発生しても、隣接するトレンチ
６に埋め込まれた絶縁膜８がエッチングされないように
するのが普通である。また同じ理由から、図１７（ａ）
の右端に示すような、中程度に幅の広い保護膜４上の絶
縁膜８部分に、レジストマスク５の開口を形成すること
はできない。
ステッパのミスアライメントにより隣接するトレンチ６
に跨がって開口部が形成される懸念がある。この場合に
は、このトレンチ６に埋め込まれた、本来残すべき絶縁
膜８も不所望にエッチングされ、絶縁膜８の埋め込み形
状が悪化する。したがって、レジストマスクの開口部幅
を、パターン幅の広い保護膜４の幅より大幅に狭く設定
し、アライメントずれが発生しても、隣接するトレンチ
６に埋め込まれた絶縁膜８がエッチングされないように
するのが普通である。また同じ理由から、図１７（ａ）
の右端に示すような、中程度に幅の広い保護膜４上の絶
縁膜８部分に、レジストマスク５の開口を形成すること
はできない。
【０００７】図１７（ｂ）： この結果、絶縁膜８のエ
ッチング終了後も、パターン幅の広い保護膜４上や、中
程度に幅の広い保護膜４上には、パターン幅の狭い保護
膜４上に比較して、依然として厚い絶縁膜８が残留す
る。
ッチング終了後も、パターン幅の広い保護膜４上や、中
程度に幅の広い保護膜４上には、パターン幅の狭い保護
膜４上に比較して、依然として厚い絶縁膜８が残留す
る。
【０００８】図１８（ｃ）： この状態でＣＭＰ (Chem
ical Mechanical Polishing)を施して保護膜４上に堆積
した不要の絶縁膜８を除去し、トレンチ６内にのみ絶縁
膜８を残す。この際、パターン幅の広い保護膜４上の厚
い絶縁膜８を充分除去できる程度にオーバーポリッシン
グをかけると、幅の広いトレンチ６に埋め込まれた絶縁
膜８が中弛み状に凹み、Dishing と称される形状不良が
発生する。この理由は、ＣＭＰにおける研磨ストッパと
しても機能する窒化シリコン膜３の面積割合が、幅の広
いトレンチ６部分では小さいためである。
ical Mechanical Polishing)を施して保護膜４上に堆積
した不要の絶縁膜８を除去し、トレンチ６内にのみ絶縁
膜８を残す。この際、パターン幅の広い保護膜４上の厚
い絶縁膜８を充分除去できる程度にオーバーポリッシン
グをかけると、幅の広いトレンチ６に埋め込まれた絶縁
膜８が中弛み状に凹み、Dishing と称される形状不良が
発生する。この理由は、ＣＭＰにおける研磨ストッパと
しても機能する窒化シリコン膜３の面積割合が、幅の広
いトレンチ６部分では小さいためである。
【０００９】図１８（ｄ）： 窒化シリコン膜３および
酸化シリコン膜２からなる保護膜４をウェットエッチン
グ等で除去し、ＳＴＩ構造の素子分離領域が形成され
る。この状態で、半導体基体１へのトランジスタ等の素
子形成工程に入る準備が完了する。素子分離領域間に露
出する半導体基体１は、素子等が作り込まれる活性領域
である。この活性領域の幅も、保護膜４の幅に応じた広
狭および疎密が存在する。半導体装置としてＤＲＡＭ
(Dynamic Random Access Memory) を例にとれば、図の
Ａ領域はメモリセル領域に相当する。Ｂ領域は孤立活性
領域、Ｃ領域は広い活性領域である。
酸化シリコン膜２からなる保護膜４をウェットエッチン
グ等で除去し、ＳＴＩ構造の素子分離領域が形成され
る。この状態で、半導体基体１へのトランジスタ等の素
子形成工程に入る準備が完了する。素子分離領域間に露
出する半導体基体１は、素子等が作り込まれる活性領域
である。この活性領域の幅も、保護膜４の幅に応じた広
狭および疎密が存在する。半導体装置としてＤＲＡＭ
(Dynamic Random Access Memory) を例にとれば、図の
Ａ領域はメモリセル領域に相当する。Ｂ領域は孤立活性
領域、Ｃ領域は広い活性領域である。
【００１０】保護膜４を除去した後には、図に示される
ようにＡ領域や広いＣ領域では、トレンチ６に埋め込ま
れた絶縁膜８の側面に大きな段差８ｓが生じる。この結
果、後のゲート電極のエッチング工程におけるプロセス
マージンが著しく狭くなる。具体的にはゲート電極材料
層を異方性エッチングする際に段差８ｓ部分で、サイド
ウォール状の残渣（不図示）が発生する。この残渣は導
電性であるので、短絡や抵抗異常等の事故が発生する虞
が高く、歩留り低下の原因となる。残渣除去のためには
オーバーエッチング時間を延長すればよいが、ゲート絶
縁膜のエッチオフ防止との兼ね合いで、オーバーエッチ
ング時間のプロセスマージンが極端に狭く困難になる。
ようにＡ領域や広いＣ領域では、トレンチ６に埋め込ま
れた絶縁膜８の側面に大きな段差８ｓが生じる。この結
果、後のゲート電極のエッチング工程におけるプロセス
マージンが著しく狭くなる。具体的にはゲート電極材料
層を異方性エッチングする際に段差８ｓ部分で、サイド
ウォール状の残渣（不図示）が発生する。この残渣は導
電性であるので、短絡や抵抗異常等の事故が発生する虞
が高く、歩留り低下の原因となる。残渣除去のためには
オーバーエッチング時間を延長すればよいが、ゲート絶
縁膜のエッチオフ防止との兼ね合いで、オーバーエッチ
ング時間のプロセスマージンが極端に狭く困難になる。
【００１１】図１８（ｅ）： 段差８ｓを低減するため
に、ＣＭＰ工程でのオーバーポリッシングを長く設定す
ると、今度はＢ領域の保護膜が消失したり、さらに露出
した狭い活性領域までもポリッシングされる。この場合
も所望の特性のトランジスタ等を形成することができな
い。
に、ＣＭＰ工程でのオーバーポリッシングを長く設定す
ると、今度はＢ領域の保護膜が消失したり、さらに露出
した狭い活性領域までもポリッシングされる。この場合
も所望の特性のトランジスタ等を形成することができな
い。
【００１２】
【発明が解決しようとする課題】本発明はかかる従来技
術の問題点に鑑み提案するものである。すなわち本発明
の課題は、ＳＴＩ構造を採用する高集積度の半導体装置
の製造方法において、トレンチに埋め込まれた絶縁膜の
側面の段差を減らすための、過剰のＣＭＰにも耐え得る
半導体装置の製造方法を提供することである。またこの
結果として、ゲート電極の加工マージンを高め、高い歩
留りの半導体装置の製造方法を提供することである。さ
らに本発明の別の課題は、かかる半導体装置の製造方法
を採用することにより、良好なＳＴＩ形状を有する、信
頼性の高い高集積度の半導体装置を提供することであ
る。
術の問題点に鑑み提案するものである。すなわち本発明
の課題は、ＳＴＩ構造を採用する高集積度の半導体装置
の製造方法において、トレンチに埋め込まれた絶縁膜の
側面の段差を減らすための、過剰のＣＭＰにも耐え得る
半導体装置の製造方法を提供することである。またこの
結果として、ゲート電極の加工マージンを高め、高い歩
留りの半導体装置の製造方法を提供することである。さ
らに本発明の別の課題は、かかる半導体装置の製造方法
を採用することにより、良好なＳＴＩ形状を有する、信
頼性の高い高集積度の半導体装置を提供することであ
る。
【００１３】
【課題を解決するための手段】本発明は上述した課題を
達成するために提案するものである。すなわち、本発明
者は絶縁膜側面の段差を減らすための過剰なＣＭＰにも
耐え得るＳＴＩを形成するためには、Dishing が発生し
易い、幅の広いトレンチに埋め込む絶縁膜表面の中央領
域を、予め凸状に盛り上げて形成することが有効である
ことを見出し、本発明を完成するに至った。
達成するために提案するものである。すなわち、本発明
者は絶縁膜側面の段差を減らすための過剰なＣＭＰにも
耐え得るＳＴＩを形成するためには、Dishing が発生し
易い、幅の広いトレンチに埋め込む絶縁膜表面の中央領
域を、予め凸状に盛り上げて形成することが有効である
ことを見出し、本発明を完成するに至った。
【００１４】すなわち本発明の半導体装置の製造方法
は、半導体基体上に、広い開口幅と、この広い開口幅よ
り狭い開口幅を有する保護膜を形成する工程、この保護
膜の開口部に露出する半導体基体をエッチングして、広
い開口幅と、この広い開口幅より狭い開口幅を有する複
数のトレンチを形成する工程、この複数のトレンチに絶
縁膜を埋め込むとともに、保護膜上にも絶縁膜を堆積す
る工程、保護膜上の絶縁膜を選択的に除去する工程、こ
の保護膜を除去し、複数のトレンチ内に絶縁膜を残す工
程以上の工程を具備する半導体装置の製造方法であっ
て、この複数のトレンチを形成する工程においては、広
い開口幅のトレンチの底部中央領域に凸部を形成すると
ともに、この複数のトレンチに絶縁膜を埋め込む工程に
おいては、この広い開口幅のトレンチに埋め込まれた絶
縁膜の表面中央領域を凸状に形成し、保護膜上の絶縁膜
を選択的に除去する工程においては、広い開口幅のトレ
ンチ内および狭い開口幅のトレンチ内に残された絶縁膜
の表面を、略平坦に形成することを特徴とする。
は、半導体基体上に、広い開口幅と、この広い開口幅よ
り狭い開口幅を有する保護膜を形成する工程、この保護
膜の開口部に露出する半導体基体をエッチングして、広
い開口幅と、この広い開口幅より狭い開口幅を有する複
数のトレンチを形成する工程、この複数のトレンチに絶
縁膜を埋め込むとともに、保護膜上にも絶縁膜を堆積す
る工程、保護膜上の絶縁膜を選択的に除去する工程、こ
の保護膜を除去し、複数のトレンチ内に絶縁膜を残す工
程以上の工程を具備する半導体装置の製造方法であっ
て、この複数のトレンチを形成する工程においては、広
い開口幅のトレンチの底部中央領域に凸部を形成すると
ともに、この複数のトレンチに絶縁膜を埋め込む工程に
おいては、この広い開口幅のトレンチに埋め込まれた絶
縁膜の表面中央領域を凸状に形成し、保護膜上の絶縁膜
を選択的に除去する工程においては、広い開口幅のトレ
ンチ内および狭い開口幅のトレンチ内に残された絶縁膜
の表面を、略平坦に形成することを特徴とする。
【００１５】保護膜上の絶縁膜を選択的に除去する工程
は、化学的機械研磨工程を含むことが望ましい。
は、化学的機械研磨工程を含むことが望ましい。
【００１６】また複数のトレンチを形成する工程におい
ては、堆積性のガスを含むエッチングガスを用いて前記
半導体基体をエッチングすることが望ましい。堆積性の
ガスを含むエッチングガスの使用により、広い開口幅の
トレンチの底部中央領域に凸部を形成することができ
る。堆積性のガスとしては、ＣＨ4 、Ｃ2 Ｈ6 、Ｃ2 Ｈ
4 等のＣＨ系ガス、ＣＨＦ3 、ＣＨ2 Ｆ2 、ＣＨ3 Ｆ等
のＣＨＦ系ガスが代表的である。
ては、堆積性のガスを含むエッチングガスを用いて前記
半導体基体をエッチングすることが望ましい。堆積性の
ガスを含むエッチングガスの使用により、広い開口幅の
トレンチの底部中央領域に凸部を形成することができ
る。堆積性のガスとしては、ＣＨ4 、Ｃ2 Ｈ6 、Ｃ2 Ｈ
4 等のＣＨ系ガス、ＣＨＦ3 、ＣＨ2 Ｆ2 、ＣＨ3 Ｆ等
のＣＨＦ系ガスが代表的である。
【００１７】また複数のトレンチを形成する工程の別の
態様においては、広い開口幅を有する保護膜から露出す
る半導体基体に、選択的に不純物を導入した後、この半
導体基体をエッチングすることが望ましい。この選択的
に不純物を導入する工程は、広い開口幅を有する保護膜
から露出する半導体基体の中央領域に、ｐ型不純物を導
入する工程であることが望ましい。
態様においては、広い開口幅を有する保護膜から露出す
る半導体基体に、選択的に不純物を導入した後、この半
導体基体をエッチングすることが望ましい。この選択的
に不純物を導入する工程は、広い開口幅を有する保護膜
から露出する半導体基体の中央領域に、ｐ型不純物を導
入する工程であることが望ましい。
【００１８】あるいは、この選択的に不純物を導入する
工程は、広い開口幅を有する保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物を導入する工程であるこ
とが望ましい。
工程は、広い開口幅を有する保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物を導入する工程であるこ
とが望ましい。
【００１９】このように、広い開口幅を有する保護膜か
ら露出する半導体基体に、選択的に特定の不純物を導入
することによっても、広い開口幅のトレンチの底部中央
領域に凸部を形成することができる。不純物の導入手段
は、イオン注入、イオンドーピング、プラズマドーピン
グ、ＧＩＬＤ (Gas Immersion Laser Doping) のごとき
不純物ガス中での光照射あるいは加熱、あるいは固相拡
散等の方法を任意に採用できる。
ら露出する半導体基体に、選択的に特定の不純物を導入
することによっても、広い開口幅のトレンチの底部中央
領域に凸部を形成することができる。不純物の導入手段
は、イオン注入、イオンドーピング、プラズマドーピン
グ、ＧＩＬＤ (Gas Immersion Laser Doping) のごとき
不純物ガス中での光照射あるいは加熱、あるいは固相拡
散等の方法を任意に採用できる。
【００２０】つぎに本発明の半導体装置は、半導体基体
上に形成された、広い開口幅と、この広い開口幅より狭
い開口幅を有する複数のトレンチと、この複数のトレン
チ内に埋め込まれ、表面が略平坦な絶縁膜とを具備する
半導体装置であって、広い開口幅のトレンチの底部中央
領域は、凸部を有することを特徴とする。
上に形成された、広い開口幅と、この広い開口幅より狭
い開口幅を有する複数のトレンチと、この複数のトレン
チ内に埋め込まれ、表面が略平坦な絶縁膜とを具備する
半導体装置であって、広い開口幅のトレンチの底部中央
領域は、凸部を有することを特徴とする。
【００２１】〔作用〕本発明の半導体装置の製造方法
は、Dishing が発生し易い、開口幅の広いトレンチの底
部中央領域に凸部を形成しておき、これにより、埋め込
まれる絶縁膜表面の中央領域を、予め凸状に盛り上げて
形成する。こうすると、過剰なＣＭＰを施しても、Dish
ing 発生が防止され、孤立活性領域（図１８（ｄ）のＢ
領域）の保護膜４や半導体基体１が削られる虞が解消す
る。この結果、オーバーポリッシングを充分にかけるこ
とができ、トレンチ６に埋め込まれる絶縁膜８側面の段
差８ｓが低減し、半導体基体全面に渡り、略平坦な表面
を持つＳＴＩ構造が形成され、ゲート電極加工のプロセ
スマージンが向上する。
は、Dishing が発生し易い、開口幅の広いトレンチの底
部中央領域に凸部を形成しておき、これにより、埋め込
まれる絶縁膜表面の中央領域を、予め凸状に盛り上げて
形成する。こうすると、過剰なＣＭＰを施しても、Dish
ing 発生が防止され、孤立活性領域（図１８（ｄ）のＢ
領域）の保護膜４や半導体基体１が削られる虞が解消す
る。この結果、オーバーポリッシングを充分にかけるこ
とができ、トレンチ６に埋め込まれる絶縁膜８側面の段
差８ｓが低減し、半導体基体全面に渡り、略平坦な表面
を持つＳＴＩ構造が形成され、ゲート電極加工のプロセ
スマージンが向上する。
【００２２】開口幅の広いトレンチの底部中央領域に凸
部を形成する方法として、堆積性ガスを含むエッチング
ガスを用いてエッチングすれば、トレンチ底部中央領域
に凸部が形成され、すなわちトレンチ底部周縁領域に凹
部が形成され、いわゆる trenching形状とすることがで
きる。これは、堆積性ガスにより生成する堆積物は、活
性種の入射見込み角が大きい領域ほど多いことによる。
すなわち、活性種の入射見込み角が大きい開口幅の広い
トレンチの底部中央領域に堆積物が多く形成され、この
領域のエッチングレートが低下するために凸部が形成さ
れる。
部を形成する方法として、堆積性ガスを含むエッチング
ガスを用いてエッチングすれば、トレンチ底部中央領域
に凸部が形成され、すなわちトレンチ底部周縁領域に凹
部が形成され、いわゆる trenching形状とすることがで
きる。これは、堆積性ガスにより生成する堆積物は、活
性種の入射見込み角が大きい領域ほど多いことによる。
すなわち、活性種の入射見込み角が大きい開口幅の広い
トレンチの底部中央領域に堆積物が多く形成され、この
領域のエッチングレートが低下するために凸部が形成さ
れる。
【００２３】また、開口幅の広いトレンチから露出する
半導体基体に選択的に不純物を導入した後にエッチング
すれば、開口幅の広いトレンチから露出する半導体基体
中央領域のエッチングレートを相対的に低下させること
ができる。
半導体基体に選択的に不純物を導入した後にエッチング
すれば、開口幅の広いトレンチから露出する半導体基体
中央領域のエッチングレートを相対的に低下させること
ができる。
【００２４】一般的に、ＢやＧａ等のｐ型不純物は、シ
リコンのエッチングレートを低下させることが知られて
いる。したがって、開口幅の広いトレンチから露出する
半導体基体の中央領域にｐ型不純物を導入すれば、トレ
ンチエッチング後のこの領域を凸状に形成することがで
きる。
リコンのエッチングレートを低下させることが知られて
いる。したがって、開口幅の広いトレンチから露出する
半導体基体の中央領域にｐ型不純物を導入すれば、トレ
ンチエッチング後のこの領域を凸状に形成することがで
きる。
【００２５】一方、ＰやＡｓ等ｎ型不純物は、シリコン
のエッチングレートを増大させることが知られている。
したがって、開口幅の広いトレンチから露出する半導体
基体の周縁領域にｎ型不純物を導入すれば、トレンチエ
ッチング後のこの領域に凹部を形成、すなわち、開口幅
の広いトレンチから露出する半導体基体の中央領域を凸
状に形成することができる。
のエッチングレートを増大させることが知られている。
したがって、開口幅の広いトレンチから露出する半導体
基体の周縁領域にｎ型不純物を導入すれば、トレンチエ
ッチング後のこの領域に凹部を形成、すなわち、開口幅
の広いトレンチから露出する半導体基体の中央領域を凸
状に形成することができる。
【００２６】さて、図１８（ｄ）のＢ領域のような、狭
い活性領域が孤立した部分では、他の領域より研磨が進
行しやすいため、従来よりダミーパターン作成法が知ら
れている。これは孤立した狭い活性領域に埋め込み材料
の絶縁膜による突起を形成しておき、Dishing 発生を防
止するものである。しかしながら、狭い孤立活性領域サ
イズに応じたダミーパターンのサイズ設計やその有無の
決定等、パターンデザインの複雑化や計算量の増大等、
設計工程上の問題点が多かった。本発明は、ダミーパタ
ーン作成法のかかる煩雑さを解消することができる。
い活性領域が孤立した部分では、他の領域より研磨が進
行しやすいため、従来よりダミーパターン作成法が知ら
れている。これは孤立した狭い活性領域に埋め込み材料
の絶縁膜による突起を形成しておき、Dishing 発生を防
止するものである。しかしながら、狭い孤立活性領域サ
イズに応じたダミーパターンのサイズ設計やその有無の
決定等、パターンデザインの複雑化や計算量の増大等、
設計工程上の問題点が多かった。本発明は、ダミーパタ
ーン作成法のかかる煩雑さを解消することができる。
【００２７】なお半導体基体のトレンチを形成する工程
で採用するエッチング装置は、従来の平行平板型エッチ
ング装置でもよいが、エッチングプロファイルの高度な
制御性や、大口径基板での面内均一性を考慮すると、低
圧かつ高密度プラズマ発生源を有するエッチング装置が
好ましい。かかる高密度プラズマエッチング装置として
は、ＥＣＲ (Electron Cyclotron Resonance) エッチン
グ装置、ＩＣＰ (Inductively Coupled Plasma) エッチ
ング装置、ヘリコン波プラズマエッチング装置等が例示
される。
で採用するエッチング装置は、従来の平行平板型エッチ
ング装置でもよいが、エッチングプロファイルの高度な
制御性や、大口径基板での面内均一性を考慮すると、低
圧かつ高密度プラズマ発生源を有するエッチング装置が
好ましい。かかる高密度プラズマエッチング装置として
は、ＥＣＲ (Electron Cyclotron Resonance) エッチン
グ装置、ＩＣＰ (Inductively Coupled Plasma) エッチ
ング装置、ヘリコン波プラズマエッチング装置等が例示
される。
【００２８】
【発明の実施の形態】以下、本発明の半導体装置の実施
形態例につき図面を参照して説明する。以下の実施形態
例の説明の図面においては、従来例の図面中の構成要素
と同様の構成要素には、同じ参照符号を付すものとす
る。また、以下の図面における各部の寸法の割合は説明
のためのものであり、実際の半導体装置に比例したもの
ではない。
形態例につき図面を参照して説明する。以下の実施形態
例の説明の図面においては、従来例の図面中の構成要素
と同様の構成要素には、同じ参照符号を付すものとす
る。また、以下の図面における各部の寸法の割合は説明
のためのものであり、実際の半導体装置に比例したもの
ではない。
【００２９】図１は本発明の半導体装置の製造方法によ
り得られる半導体装置の要部を示す概略断面図であり、
トレンチ素子分離が完成し、トランジスタ等の半導体素
子を作り込む準備が整った状態を示す。すなわち、シリ
コン等の半導体基体１には、複数のトレンチ６が形成さ
れている。このトレンチ６はその幅に広狭があり、また
そのパターン密度に疎密がある。すなわち、Ａ領域は開
口幅の狭いトレンチ６と狭い活性領域が密に存在する領
域、Ｂ領域は開口幅の広いトレンチ６と狭い孤立活性領
域が存在する領域、そしてＣ領域は開口幅の狭いトレン
チ６と広い活性領域が存在する領域である。このような
パターン分布は、例えばＤＲＡＭ (Dynamic Random Acc
ess Memory) のメモリセル領域と周辺回路領域等に通常
見られるものである。
り得られる半導体装置の要部を示す概略断面図であり、
トレンチ素子分離が完成し、トランジスタ等の半導体素
子を作り込む準備が整った状態を示す。すなわち、シリ
コン等の半導体基体１には、複数のトレンチ６が形成さ
れている。このトレンチ６はその幅に広狭があり、また
そのパターン密度に疎密がある。すなわち、Ａ領域は開
口幅の狭いトレンチ６と狭い活性領域が密に存在する領
域、Ｂ領域は開口幅の広いトレンチ６と狭い孤立活性領
域が存在する領域、そしてＣ領域は開口幅の狭いトレン
チ６と広い活性領域が存在する領域である。このような
パターン分布は、例えばＤＲＡＭ (Dynamic Random Acc
ess Memory) のメモリセル領域と周辺回路領域等に通常
見られるものである。
【００３０】これらトレンチ６内にはいずれもＳｉＯ2
等からなる絶縁膜８が埋め込まれており、その表面は半
導体基体１表面から若干突出している。この突出高さは
不図示の保護膜を除去したために発生するもので、通常
は半導体基体１の場所により、数百ｎｍ以下の範囲でば
らつく。しかしながら、本発明の半導体装置によれば、
この絶縁膜８の突出高さは例えば数十ｎｍ程度以下に均
一化されていて、しかも絶縁膜８の表面は略平坦であ
る。したがって、後工程でゲート電極材料をパタ−ニン
グする際の制御性は緩やかなものとなり、短絡の虞のな
い高集積度半導体装置を提供することができる。
等からなる絶縁膜８が埋め込まれており、その表面は半
導体基体１表面から若干突出している。この突出高さは
不図示の保護膜を除去したために発生するもので、通常
は半導体基体１の場所により、数百ｎｍ以下の範囲でば
らつく。しかしながら、本発明の半導体装置によれば、
この絶縁膜８の突出高さは例えば数十ｎｍ程度以下に均
一化されていて、しかも絶縁膜８の表面は略平坦であ
る。したがって、後工程でゲート電極材料をパタ−ニン
グする際の制御性は緩やかなものとなり、短絡の虞のな
い高集積度半導体装置を提供することができる。
【００３１】このようにトレンチ６に埋め込まれた絶縁
膜８の突出高さを小さく均一にし、しかもその表面を略
平坦に形成しうるポイントは、Ｂ領域に見られる開口幅
の広いトレンチ６の底部中央領域に凸部が形成されてい
ることである。このためこのトレンチ６に埋め込まれる
絶縁膜８の表面も凸状に形成（不図示）され、後工程で
絶縁膜８をオーバーポリッシングしても Dishing形状の
発生や保護膜（不図示）の消失、孤立活性領域の削れ
等、不所望の事態を防止することができる。
膜８の突出高さを小さく均一にし、しかもその表面を略
平坦に形成しうるポイントは、Ｂ領域に見られる開口幅
の広いトレンチ６の底部中央領域に凸部が形成されてい
ることである。このためこのトレンチ６に埋め込まれる
絶縁膜８の表面も凸状に形成（不図示）され、後工程で
絶縁膜８をオーバーポリッシングしても Dishing形状の
発生や保護膜（不図示）の消失、孤立活性領域の削れ
等、不所望の事態を防止することができる。
【００３２】図１に示す概略断面構造は本発明の半導体
装置を説明するための要部であり、この後、ゲート絶縁
膜およびゲート電極形成工程、イオン注入工程、ＬＤＤ
サイドウォール形成工程、活性化熱処理工程、層間絶縁
膜および上層配線形成工程等を経て半導体装置が完成さ
れる。
装置を説明するための要部であり、この後、ゲート絶縁
膜およびゲート電極形成工程、イオン注入工程、ＬＤＤ
サイドウォール形成工程、活性化熱処理工程、層間絶縁
膜および上層配線形成工程等を経て半導体装置が完成さ
れる。
【００３３】つぎに本発明の半導体装置の製造方法に好
ましく適用されるプラズマエッチング装置の構成例を図
１３〜図１６を参照して説明する。本発明の半導体装置
の製造方法に採用されるプラズマエッチング装置は、通
常の平行平板型ＲＩＥ (Reactive Ion Etching) 装置、
あるいはマグネトロンＲＩＥ装置でもよいが、大口径化
した被処理基体に対して、均一かつ低ダメージエッチン
グ処理を施すためには、１×１０11／ｃｍ3 以上１×１
０14／ｃｍ3 未満のプラズマ密度が得られるプラズマエ
ッチング装置を用いることが望ましい。
ましく適用されるプラズマエッチング装置の構成例を図
１３〜図１６を参照して説明する。本発明の半導体装置
の製造方法に採用されるプラズマエッチング装置は、通
常の平行平板型ＲＩＥ (Reactive Ion Etching) 装置、
あるいはマグネトロンＲＩＥ装置でもよいが、大口径化
した被処理基体に対して、均一かつ低ダメージエッチン
グ処理を施すためには、１×１０11／ｃｍ3 以上１×１
０14／ｃｍ3 未満のプラズマ密度が得られるプラズマエ
ッチング装置を用いることが望ましい。
【００３４】かかるプラズマ発生源を有するプラズマエ
ッチング装置としては、ＥＣＲ (Electron Cyclotron R
esonance) プラズマエッチング装置、ＩＣＰ (Inductiv
elyCoupled Plasma) エッチング装置、ＴＣＰ (Transfo
rmer Coupled Plasma) エッチング装置、ヘリコン波プ
ラズマ（Helicon Wave Plasma)エッチング装置あるいは
ＭＣＲ (Magneticaly Confined Reactor) タイプのプラ
ズマエッチング装置等を例示できる。これら各高密度プ
ラズマエッチング装置についての詳細な技術的説明は、
個々の技術リポート等に詳述されているので省略する
が、その１部は総説として月刊セミコンダクター・ワー
ルド誌（プレスジャーナル社刊）１９９２年１０月号５
９ページに掲載されている。以下に各エッチング装置の
概略のみを記す。
ッチング装置としては、ＥＣＲ (Electron Cyclotron R
esonance) プラズマエッチング装置、ＩＣＰ (Inductiv
elyCoupled Plasma) エッチング装置、ＴＣＰ (Transfo
rmer Coupled Plasma) エッチング装置、ヘリコン波プ
ラズマ（Helicon Wave Plasma)エッチング装置あるいは
ＭＣＲ (Magneticaly Confined Reactor) タイプのプラ
ズマエッチング装置等を例示できる。これら各高密度プ
ラズマエッチング装置についての詳細な技術的説明は、
個々の技術リポート等に詳述されているので省略する
が、その１部は総説として月刊セミコンダクター・ワー
ルド誌（プレスジャーナル社刊）１９９２年１０月号５
９ページに掲載されている。以下に各エッチング装置の
概略のみを記す。
【００３５】図１３は、バイアス印加型ＥＣＲプラズマ
エッチング装置の要部概略構成例を示す図である。同図
において、マグネトロン１６により発生する２．４５Ｇ
Ｈｚのマイクロ波を、マイクロ波導波管１７を経由して
石英等からなるべルジャ１８内に導入し、エッチングチ
ャンバ１９を周回して配設したソレノイドコイル２０に
より励起した０．０８７５Ｔの磁場との相互作用によ
り、エッチングチャンバ１９内にエッチングガスのＥＣ
Ｒプラズマを生成する。被処理基体１１はステージ１２
上にクランパ１３等により密着載置する。ステージ１２
に組み込んだ静電チャック（図示せず）により被処理基
体１１を支持してもよい。符号２１はバイアス電源であ
る。なお、被処理基体１１の温度制御手段、ガス導入手
段あるいは真空ポンプ等の装置細部、あるいはローディ
ングチャンバ、アンローディングチャンバ、被処理基体
１１の搬送手段等はいずれも図示を省略する。
エッチング装置の要部概略構成例を示す図である。同図
において、マグネトロン１６により発生する２．４５Ｇ
Ｈｚのマイクロ波を、マイクロ波導波管１７を経由して
石英等からなるべルジャ１８内に導入し、エッチングチ
ャンバ１９を周回して配設したソレノイドコイル２０に
より励起した０．０８７５Ｔの磁場との相互作用によ
り、エッチングチャンバ１９内にエッチングガスのＥＣ
Ｒプラズマを生成する。被処理基体１１はステージ１２
上にクランパ１３等により密着載置する。ステージ１２
に組み込んだ静電チャック（図示せず）により被処理基
体１１を支持してもよい。符号２１はバイアス電源であ
る。なお、被処理基体１１の温度制御手段、ガス導入手
段あるいは真空ポンプ等の装置細部、あるいはローディ
ングチャンバ、アンローディングチャンバ、被処理基体
１１の搬送手段等はいずれも図示を省略する。
【００３６】図１４は、ＭＣＲ（磁場封じ込め型リアク
タ）タイプのプラズマエッチング装置の要部概略構成例
を示す図である。同図では、図１３のバイアス印加型Ｅ
ＣＲプラズマエッチング装置と同じ機能を有する部分に
は同一の参照番号を付すものとする。エッチングチャン
バ１９の内側面の１部は環状の側壁電極２３で囲繞さ
れ、ここにソース電源２２より例えば１３．５６ＭＨｚ
のＲＦを印加する。エッチングチャンバ１９の内側面の
残りの部分は石英等の誘電体材料からなる。符号２４は
側壁電極２３と対をなす上部電極である。側壁電極２３
と上部電極２４の裏面すなわちエッチングチャンバ１９
の外周には、図示しないマルチポール磁石を配設し、エ
ッチングチャンバ１９内に発生する１×１０11／ｃｍ3
以上の高密度プラズマを閉じ込める。符号２１は例えば
４５０ｋＨｚのバイアス電源であり、ステージ１２上の
被処理基体１１へのイオン入射強度をプラズマ密度とは
独自に制御することが可能である。被処理基体１１はス
テージ１２上にクランパ１３により密着載置する。ステ
ージ１２に組み込んだ静電チャック（図示せず）により
被処理基体１１を支持してもよい。なお、本装置におい
ても、被処理基体１１の温度制御手段、ガス導入手段あ
るいは真空ポンプ等の装置細部はいずれも図示を省略す
る。なお本装置の詳細は、18th. Teagal Plasma Semina
r Proceedings(1992)に記載されている。
タ）タイプのプラズマエッチング装置の要部概略構成例
を示す図である。同図では、図１３のバイアス印加型Ｅ
ＣＲプラズマエッチング装置と同じ機能を有する部分に
は同一の参照番号を付すものとする。エッチングチャン
バ１９の内側面の１部は環状の側壁電極２３で囲繞さ
れ、ここにソース電源２２より例えば１３．５６ＭＨｚ
のＲＦを印加する。エッチングチャンバ１９の内側面の
残りの部分は石英等の誘電体材料からなる。符号２４は
側壁電極２３と対をなす上部電極である。側壁電極２３
と上部電極２４の裏面すなわちエッチングチャンバ１９
の外周には、図示しないマルチポール磁石を配設し、エ
ッチングチャンバ１９内に発生する１×１０11／ｃｍ3
以上の高密度プラズマを閉じ込める。符号２１は例えば
４５０ｋＨｚのバイアス電源であり、ステージ１２上の
被処理基体１１へのイオン入射強度をプラズマ密度とは
独自に制御することが可能である。被処理基体１１はス
テージ１２上にクランパ１３により密着載置する。ステ
ージ１２に組み込んだ静電チャック（図示せず）により
被処理基体１１を支持してもよい。なお、本装置におい
ても、被処理基体１１の温度制御手段、ガス導入手段あ
るいは真空ポンプ等の装置細部はいずれも図示を省略す
る。なお本装置の詳細は、18th. Teagal Plasma Semina
r Proceedings(1992)に記載されている。
【００３７】図１５は、バイアス印加型ＩＣＰエッチン
グ装置の概略構成例を示す図である。なお、図１５でも
図１３のバイアス印加型ＥＣＲプラズマエッチング装置
と同様の機能をはたす部分には同一の参照番号を付与し
その説明は省略するものとする。同図において、石英等
の誘電体材料で構成されるエッチングチャンバ１９側面
に多重に巻回した誘導結合コイル２６によりソース電源
２２のパワーをエッチングチャンバ１９内に供給し、こ
こに高密度プラズマを生成する。符号２４は接地電位の
上部電極であり、ヒータ２７により温度制御されてい
る。バイアス電源２１を接続したステージ１２上に被処
理基体１１を載置し、クランパ１３等で密着保持する。
なおエッチングガス導入孔、真空排気系等の細部の図示
は省略する。ＩＣＰエッチング装置の特徴は、大型のマ
ルチターン誘導結合コイル２６により、大電力でのプラ
ズマ励起が可能であり、１０12／ｃｍ3 台の高密度プラ
ズマでのエッチングを施すことができることである。
グ装置の概略構成例を示す図である。なお、図１５でも
図１３のバイアス印加型ＥＣＲプラズマエッチング装置
と同様の機能をはたす部分には同一の参照番号を付与し
その説明は省略するものとする。同図において、石英等
の誘電体材料で構成されるエッチングチャンバ１９側面
に多重に巻回した誘導結合コイル２６によりソース電源
２２のパワーをエッチングチャンバ１９内に供給し、こ
こに高密度プラズマを生成する。符号２４は接地電位の
上部電極であり、ヒータ２７により温度制御されてい
る。バイアス電源２１を接続したステージ１２上に被処
理基体１１を載置し、クランパ１３等で密着保持する。
なおエッチングガス導入孔、真空排気系等の細部の図示
は省略する。ＩＣＰエッチング装置の特徴は、大型のマ
ルチターン誘導結合コイル２６により、大電力でのプラ
ズマ励起が可能であり、１０12／ｃｍ3 台の高密度プラ
ズマでのエッチングを施すことができることである。
【００３８】図１６は、バイアス印加型ヘリコン波プラ
ズマエッチング装置の概略構成例を示す図である。な
お、図１６でも図１３と同様の機能をはたす部分には同
一の参照番号を付与し、その説明は一部省略するものと
する。同図において、ソース電源２２によりヘリコン波
アンテナ２９に電力を供給し発生する電界と、ソレノイ
ドコイル２０により発生する磁場との相互作用により、
べルジャ１８内にホイスラー波（ヘリコン波）を発生
し、エッチングチャンバ１９内にエッチングガスの高密
度プラズマを生成する。エッチングチャンバ１９周囲の
マルチポール磁石３１により、この高密度プラズマは効
率よくエッチングチャンバ１９内に閉じ込められる。バ
イアス電源２１を接続したステージ１２上に被処理基体
１１を載置し、クランパ１３等で密着保持する。なおエ
ッチングガス導入孔、真空排気系等の細部の図示は省略
する。ヘリコン波プラズマエッチング装置の特徴は、ヘ
リコン波アンテナ２９の構造特性により、前述した各プ
ラズマ発生源よりさらに高い、１０13／ｃｍ3 台の高密
度プラズマでのエッチングを施すことができることであ
る。
ズマエッチング装置の概略構成例を示す図である。な
お、図１６でも図１３と同様の機能をはたす部分には同
一の参照番号を付与し、その説明は一部省略するものと
する。同図において、ソース電源２２によりヘリコン波
アンテナ２９に電力を供給し発生する電界と、ソレノイ
ドコイル２０により発生する磁場との相互作用により、
べルジャ１８内にホイスラー波（ヘリコン波）を発生
し、エッチングチャンバ１９内にエッチングガスの高密
度プラズマを生成する。エッチングチャンバ１９周囲の
マルチポール磁石３１により、この高密度プラズマは効
率よくエッチングチャンバ１９内に閉じ込められる。バ
イアス電源２１を接続したステージ１２上に被処理基体
１１を載置し、クランパ１３等で密着保持する。なおエ
ッチングガス導入孔、真空排気系等の細部の図示は省略
する。ヘリコン波プラズマエッチング装置の特徴は、ヘ
リコン波アンテナ２９の構造特性により、前述した各プ
ラズマ発生源よりさらに高い、１０13／ｃｍ3 台の高密
度プラズマでのエッチングを施すことができることであ
る。
【００３９】この他エッチング装置として、図示を省略
するがＴＣＰエッチング装置も１０12／ｃｍ3 台の高密
度プラズマを生成するので好適に用いることができる。
本装置は、石英等の誘電体材料で構成されるエッチング
チャンバ天板上に配設した、渦巻状コイルにより、ソー
ス電源のパワーをエッチングチャンバ内に導入し、ここ
に高密度プラズマを生成する、誘導結合型プラズマ発生
源を有するものである。
するがＴＣＰエッチング装置も１０12／ｃｍ3 台の高密
度プラズマを生成するので好適に用いることができる。
本装置は、石英等の誘電体材料で構成されるエッチング
チャンバ天板上に配設した、渦巻状コイルにより、ソー
ス電源のパワーをエッチングチャンバ内に導入し、ここ
に高密度プラズマを生成する、誘導結合型プラズマ発生
源を有するものである。
【００４０】
【実施例】以下、本発明の半導体装置の製造方法につ
き、図２〜図１２を参照してさらに詳しく説明する。た
だし、これら実施例は単なる例示であり、本発明はこれ
ら実施例になんら限定されるものではない。
き、図２〜図１２を参照してさらに詳しく説明する。た
だし、これら実施例は単なる例示であり、本発明はこれ
ら実施例になんら限定されるものではない。
【００４１】〔実施例１〕本実施例は、トレンチエッチ
ングにおいて堆積性のガスＣＨ2 Ｆ2 を添加し、高密度
プラズマ発生源としてＥＣＲプラズマ発生源を有する装
置を用いて半導体装置を製造した例であり、この工程を
図２〜図４を参照して説明する。 図２（ａ）： シリコン等の半導体基体１を用意し、そ
の表面に熱酸化により酸化シリコン膜２を１０ｎｍ程度
形成する。さらに減圧ＣＶＤ(Chemical VaporDepositio
n) 法により窒化シリコン膜３を１５０ｎｍ程度形成す
る。 減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜４となる。この保護膜４は本実施例では２層とし
たが、多結晶シリコンや非晶質シリコン等他の材料を組
み合わせた３層以上としてもよい。ただし最上層は研磨
ストッパとして機能する材料、また半導体基体１にトレ
ンチを形成する際のエッチングマスクとしても機能する
材料が選ばれる。また保護膜４の最下層とその上の層と
は、エッチング選択比がとれる材料が望ましい。
ングにおいて堆積性のガスＣＨ2 Ｆ2 を添加し、高密度
プラズマ発生源としてＥＣＲプラズマ発生源を有する装
置を用いて半導体装置を製造した例であり、この工程を
図２〜図４を参照して説明する。 図２（ａ）： シリコン等の半導体基体１を用意し、そ
の表面に熱酸化により酸化シリコン膜２を１０ｎｍ程度
形成する。さらに減圧ＣＶＤ(Chemical VaporDepositio
n) 法により窒化シリコン膜３を１５０ｎｍ程度形成す
る。 減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜４となる。この保護膜４は本実施例では２層とし
たが、多結晶シリコンや非晶質シリコン等他の材料を組
み合わせた３層以上としてもよい。ただし最上層は研磨
ストッパとして機能する材料、また半導体基体１にトレ
ンチを形成する際のエッチングマスクとしても機能する
材料が選ばれる。また保護膜４の最下層とその上の層と
は、エッチング選択比がとれる材料が望ましい。
【００４２】保護膜４上にＫｒＦエキシマレーザステッ
パによりレジストマスク５１を形成する。レジストマス
ク５１の開口部は、そのパターン幅に広狭があり、また
そのパターン密度にも疎密がある。またレジストマスク
５１の厚さは、少なくとも保護膜４をパターニングしう
る厚さ以上が選ばれる。このレジストマスク５１をエッ
チングマスクとして、保護膜４をパターニングする。エ
ッチング装置は一例として平行平板型ＲＩＥ (Reactive
Ion Etching)装置を用い、下記条件によった。 ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜４のパターニング終了後は、レジストマスク５１
をアッシングおよび硫酸過水洗浄により除去する。レジ
ストマスク５１は除去せずに次工程に進んでもよい。
パによりレジストマスク５１を形成する。レジストマス
ク５１の開口部は、そのパターン幅に広狭があり、また
そのパターン密度にも疎密がある。またレジストマスク
５１の厚さは、少なくとも保護膜４をパターニングしう
る厚さ以上が選ばれる。このレジストマスク５１をエッ
チングマスクとして、保護膜４をパターニングする。エ
ッチング装置は一例として平行平板型ＲＩＥ (Reactive
Ion Etching)装置を用い、下記条件によった。 ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜４のパターニング終了後は、レジストマスク５１
をアッシングおよび硫酸過水洗浄により除去する。レジ
ストマスク５１は除去せずに次工程に進んでもよい。
【００４３】図２（ｂ）： 本実施例ではレジストマス
ク５１を除去した後、パターニングされた保護膜４の上
層の窒化シリコン膜３をエッチングマスクとして半導体
基体１をエッチングし、複数のトレンチ６を形成する。
エッチング装置は高密度プラズマ発生源を有するものが
好ましく、本実施例ではＥＣＲ (Electron CyclotronRe
sonance) エッチング装置を用い、下記条件によりトレ
ンチエッチングした。 Ｃｌ2 ５０ ｓｃｃｍ ＣＨ2 Ｆ2 １０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ９００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ５０ Ｗ（８００ｋＨｚ） 温度 ２０ ℃ このエッチング工程においては、エッチングガスとして
堆積性の強いＣＨ2 Ｆ2 を添加したため、開口幅の広い
トレンチ６にトレンチング形状が発生し、その底部中央
領域に図示のような凸部が形成される。この凸部の高さ
は、最大５０ｎｍ程度である。形成されたトレンチ６の
深さは４００ｎｍ程度の浅いものであるが、その開口パ
ターン幅に広狭があり、最小開口幅は０．３μｍ程度、
最大開口幅は数μｍ程度である。またそのパターン密度
にも疎密がある。形成されたトレンチ６の内壁を熱酸化
して酸化膜（不図示）を１０ｎｍ程度の厚さに形成す
る。熱酸化は、Ｏ2 雰囲気中１０００℃で施せばよい。
ク５１を除去した後、パターニングされた保護膜４の上
層の窒化シリコン膜３をエッチングマスクとして半導体
基体１をエッチングし、複数のトレンチ６を形成する。
エッチング装置は高密度プラズマ発生源を有するものが
好ましく、本実施例ではＥＣＲ (Electron CyclotronRe
sonance) エッチング装置を用い、下記条件によりトレ
ンチエッチングした。 Ｃｌ2 ５０ ｓｃｃｍ ＣＨ2 Ｆ2 １０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ９００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ５０ Ｗ（８００ｋＨｚ） 温度 ２０ ℃ このエッチング工程においては、エッチングガスとして
堆積性の強いＣＨ2 Ｆ2 を添加したため、開口幅の広い
トレンチ６にトレンチング形状が発生し、その底部中央
領域に図示のような凸部が形成される。この凸部の高さ
は、最大５０ｎｍ程度である。形成されたトレンチ６の
深さは４００ｎｍ程度の浅いものであるが、その開口パ
ターン幅に広狭があり、最小開口幅は０．３μｍ程度、
最大開口幅は数μｍ程度である。またそのパターン密度
にも疎密がある。形成されたトレンチ６の内壁を熱酸化
して酸化膜（不図示）を１０ｎｍ程度の厚さに形成す
る。熱酸化は、Ｏ2 雰囲気中１０００℃で施せばよい。
【００４４】図２（ｃ）： つぎに、絶縁膜８を全面に
形成する。成膜装置は、例えば基板バイアスを印加でき
る高密度プラズマＣＶＤ装置が好ましい。本実施例では
基板バイアス印加型のＥＣＲプラズマＣＶＤ装置を用
い、下記条件にて酸化シリコンからなる絶縁膜８を形成
した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー １０００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ４００ Ｗ（１３．５６ＭＨｚ） 温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 さらに絶縁膜８にアニールを施し安定化する。 雰囲気ガス Ｐｙｒｏ比 １．０ 温度 ９００ ℃ 時間 ３０ 分 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
より若干厚い程度でよい。この結果、広い開口幅のトレ
ンチ６に埋め込まれた絶縁膜８の表面は凸状に形成さ
れ、その高さは５０ｎｍ程度である。また広いパターン
幅の保護膜４上には絶縁膜８が厚く形成される。狭いパ
ターン幅の保護膜４上の絶縁膜８の厚さはこれより薄
い。
形成する。成膜装置は、例えば基板バイアスを印加でき
る高密度プラズマＣＶＤ装置が好ましい。本実施例では
基板バイアス印加型のＥＣＲプラズマＣＶＤ装置を用
い、下記条件にて酸化シリコンからなる絶縁膜８を形成
した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー １０００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ４００ Ｗ（１３．５６ＭＨｚ） 温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 さらに絶縁膜８にアニールを施し安定化する。 雰囲気ガス Ｐｙｒｏ比 １．０ 温度 ９００ ℃ 時間 ３０ 分 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
より若干厚い程度でよい。この結果、広い開口幅のトレ
ンチ６に埋め込まれた絶縁膜８の表面は凸状に形成さ
れ、その高さは５０ｎｍ程度である。また広いパターン
幅の保護膜４上には絶縁膜８が厚く形成される。狭いパ
ターン幅の保護膜４上の絶縁膜８の厚さはこれより薄
い。
【００４５】図３（ｄ）： ふたたびレジスト膜を５０
０ｎｍの厚さに塗布し、これをｉ線ステッパにより露光
して、広いパターン幅の保護膜４上の絶縁膜８上のみに
開口を有するレジストマスク５３を形成する。
０ｎｍの厚さに塗布し、これをｉ線ステッパにより露光
して、広いパターン幅の保護膜４上の絶縁膜８上のみに
開口を有するレジストマスク５３を形成する。
【００４６】図３（ｅ）： このレジストマスク５３を
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチング条件は
下地の窒化シリコン膜３とのエッチング選択比がとれる
下記条件による。 Ｃ4 Ｆ8 ５０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー １０００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ２５０ Ｗ（８００ｋＨｚ） 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれたので、窒化シリコン膜３はほとんどエッチング
されない。図３（ｄ）および図３（ｅ）に示した、広い
パターン幅の保護膜４上の絶縁膜８の除去工程は、広い
パターン幅の保護膜４の幅が比較的狭く、したがってこ
の部分に堆積した絶縁膜８の厚さが比較的薄い場合には
省略してもよい。
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチング条件は
下地の窒化シリコン膜３とのエッチング選択比がとれる
下記条件による。 Ｃ4 Ｆ8 ５０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー １０００ Ｗ（２．４５ＧＨｚ） 基板バイアスパワー ２５０ Ｗ（８００ｋＨｚ） 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれたので、窒化シリコン膜３はほとんどエッチング
されない。図３（ｄ）および図３（ｅ）に示した、広い
パターン幅の保護膜４上の絶縁膜８の除去工程は、広い
パターン幅の保護膜４の幅が比較的狭く、したがってこ
の部分に堆積した絶縁膜８の厚さが比較的薄い場合には
省略してもよい。
【００４７】図４（ｆ）： レジストマスク５３を剥離
あるいはアッシングにより除去する。
あるいはアッシングにより除去する。
【００４８】図４（ｇ）： 保護膜４上にも形成された
不要の絶縁膜８を、ＣＭＰにより除去する。ＣＭＰ条件
は、下地の窒化シリコン膜３との選択比がとれる下記条
件とする。 ＣＭＰ条件の一例 スラリ ＩＣ１１２（Ｃａｂｏｔ社製 ： 塩基性水溶
液に Fumed Silicaを懸濁させたもの） 研磨パッド ＩＣ１０００／ｓｕｂａ４００（ローデル
社製 ： ポリウレタン発泡体の下に不織布を積層した
もの） スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ３００ ｇｆ／ｃｍ2 キャリア回転数 ３０ ｒｐｍ プラテン回転数 ３０ ｒｐｍ 時間 ２０ ｓｅｃ スラリは塩基性水溶液にＦｕｍｅｄ ｓｉｌｉｃａを分
散させたものである。また研磨パッドはポリウレタン発
泡体の下に不織布を積層したものである。
不要の絶縁膜８を、ＣＭＰにより除去する。ＣＭＰ条件
は、下地の窒化シリコン膜３との選択比がとれる下記条
件とする。 ＣＭＰ条件の一例 スラリ ＩＣ１１２（Ｃａｂｏｔ社製 ： 塩基性水溶
液に Fumed Silicaを懸濁させたもの） 研磨パッド ＩＣ１０００／ｓｕｂａ４００（ローデル
社製 ： ポリウレタン発泡体の下に不織布を積層した
もの） スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ３００ ｇｆ／ｃｍ2 キャリア回転数 ３０ ｒｐｍ プラテン回転数 ３０ ｒｐｍ 時間 ２０ ｓｅｃ スラリは塩基性水溶液にＦｕｍｅｄ ｓｉｌｉｃａを分
散させたものである。また研磨パッドはポリウレタン発
泡体の下に不織布を積層したものである。
【００４９】このＣＭＰ条件で広い活性領域Ｃ部分や密
な活性領域（メモリセル領域）Ａ部分の絶縁膜を完全に
除去しても、孤立活性領域Ｂ部分での Dishingや保護膜
４の削れはほとんど発生せず、半導体基体の全面にわた
り均一なポリッシングが可能である。したがって、保護
膜４の残膜厚さが４０ｎｍ程度になるまで、オーバーポ
リッシングを施すことができた。
な活性領域（メモリセル領域）Ａ部分の絶縁膜を完全に
除去しても、孤立活性領域Ｂ部分での Dishingや保護膜
４の削れはほとんど発生せず、半導体基体の全面にわた
り均一なポリッシングが可能である。したがって、保護
膜４の残膜厚さが４０ｎｍ程度になるまで、オーバーポ
リッシングを施すことができた。
【００５０】図４（ｈ）： この後、熱燐酸およびフッ
化水素水溶液によるウェットエッチングで保護膜４を除
去する。保護膜４の上層の窒化シリコン膜３は、等方性
のエッチングが可能なＣＤＥ (Chemical Dry Etching)
を用いてもよい。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃ 保護膜４を選択的に除去した結果、トレンチ６に埋め込
まれた絶縁膜８の上部は、トレンチ６から突出した形と
なる。しかしながら絶縁膜８の突出高さは、本実施例で
はわずか２０ｎｍであった。
化水素水溶液によるウェットエッチングで保護膜４を除
去する。保護膜４の上層の窒化シリコン膜３は、等方性
のエッチングが可能なＣＤＥ (Chemical Dry Etching)
を用いてもよい。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃ 保護膜４を選択的に除去した結果、トレンチ６に埋め込
まれた絶縁膜８の上部は、トレンチ６から突出した形と
なる。しかしながら絶縁膜８の突出高さは、本実施例で
はわずか２０ｎｍであった。
【００５１】本実施例によれば、トレンチエッチング時
に堆積性ガスＣＨ2 Ｆ2 を添加することにより、開口幅
の広いトレンチの底部表面に凸部を形成することができ
る。この凸部によりポリッシング時における Dishing形
状の発生が防止され、トレンチ内に埋め込む絶縁膜の表
面が半導体基板の全域にわたりほぼ平坦に研磨される。
またトレンチから突出する絶縁膜の厚さを極めて微小な
値に制御することができる。この結果、後工程でゲート
電極材料をパタ−ニングする際のプロセスマージンが広
がり、短絡等の発生のない高集積度半導体装置を製造す
ることができる。開口幅の広いトレンチの底部表面の凸
部は、その高さは数十ｎｍ程度であるので、素子分離の
機能を低下する虞はない。
に堆積性ガスＣＨ2 Ｆ2 を添加することにより、開口幅
の広いトレンチの底部表面に凸部を形成することができ
る。この凸部によりポリッシング時における Dishing形
状の発生が防止され、トレンチ内に埋め込む絶縁膜の表
面が半導体基板の全域にわたりほぼ平坦に研磨される。
またトレンチから突出する絶縁膜の厚さを極めて微小な
値に制御することができる。この結果、後工程でゲート
電極材料をパタ−ニングする際のプロセスマージンが広
がり、短絡等の発生のない高集積度半導体装置を製造す
ることができる。開口幅の広いトレンチの底部表面の凸
部は、その高さは数十ｎｍ程度であるので、素子分離の
機能を低下する虞はない。
【００５２】なおこの後の工程は、図示は省略するが次
の通りである。図４（ｈ）迄の工程の後、ゲート絶縁膜
を熱酸化により１０ｎｍの厚さに形成する。つぎにゲー
ト電極材料層を全面に形成する。高融点金属ポリサイド
構造のゲート電極とする場合には、多結晶シリコン層お
よび高融点金属シリサイド層をそれぞれ減圧ＣＶＤ法に
より２００ｎｍずつ形成する。 多結晶シリコン層減圧ＣＶＤ条件 ＳｉＨ4 １００ ｓｃｃｍ ＰＨ3 １００ ｓｃｃｍ Ｈｅ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 基板温度 ６１０ ℃ 高融点金属シリサイド層減圧ＣＶＤ条件 ＷＦ6 ２．５ ｓｃｃｍ ＳｉＨ2 Ｃｌ2 １５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ 圧力 ４０ Ｐａ 基板温度 ６８０ ℃ この後、ゲート電極形成用のレジストマスクを形成し、
これをエッチングマスクとし、ゲート電極材料層をドラ
イエッチングする。エッチング条件は、ＥＣＲエッチン
グ装置により、つぎの２段階エッチングによった。 Ｓｔｅｐ１（メインエッチング） Ｃｌ2 ２００ ｓｃｃｍ 圧力 ０．７ Ｐａ マイクロ波電力 ９００ Ｗ ＲＦ電力 １００ Ｗ 基板温度 ２０ ℃ Ｓｔｅｐ２（オーバーエッチング） ＨＢｒ １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ 圧力 １．３ Ｐａ マイクロ波電力 ９００ Ｗ ＲＦ電力 ３０ Ｗ 基板温度 ２０ ℃ このエッチング工程で問題となるのはトレンチ６から突
出した絶縁膜８の側面に残渣が形成される点である。本
実施例においてはこの側面の段差高はわずか２０ｎｍ程
度であり、その高さも半導体基板内でほぼ均一であるの
で、わずかのオーバーエッチングで残渣をすべて除去す
ることができる。この後、ゲート電極加工用のレジスト
マスクを剥離する。以下の工程、すなわち半導体基体１
へのイオン注入工程、ＬＤＤサイドウォールスペーサ形
成工程、活性化熱酸化工程等は通常の工程と同じでよ
い。
の通りである。図４（ｈ）迄の工程の後、ゲート絶縁膜
を熱酸化により１０ｎｍの厚さに形成する。つぎにゲー
ト電極材料層を全面に形成する。高融点金属ポリサイド
構造のゲート電極とする場合には、多結晶シリコン層お
よび高融点金属シリサイド層をそれぞれ減圧ＣＶＤ法に
より２００ｎｍずつ形成する。 多結晶シリコン層減圧ＣＶＤ条件 ＳｉＨ4 １００ ｓｃｃｍ ＰＨ3 １００ ｓｃｃｍ Ｈｅ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 基板温度 ６１０ ℃ 高融点金属シリサイド層減圧ＣＶＤ条件 ＷＦ6 ２．５ ｓｃｃｍ ＳｉＨ2 Ｃｌ2 １５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ 圧力 ４０ Ｐａ 基板温度 ６８０ ℃ この後、ゲート電極形成用のレジストマスクを形成し、
これをエッチングマスクとし、ゲート電極材料層をドラ
イエッチングする。エッチング条件は、ＥＣＲエッチン
グ装置により、つぎの２段階エッチングによった。 Ｓｔｅｐ１（メインエッチング） Ｃｌ2 ２００ ｓｃｃｍ 圧力 ０．７ Ｐａ マイクロ波電力 ９００ Ｗ ＲＦ電力 １００ Ｗ 基板温度 ２０ ℃ Ｓｔｅｐ２（オーバーエッチング） ＨＢｒ １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ 圧力 １．３ Ｐａ マイクロ波電力 ９００ Ｗ ＲＦ電力 ３０ Ｗ 基板温度 ２０ ℃ このエッチング工程で問題となるのはトレンチ６から突
出した絶縁膜８の側面に残渣が形成される点である。本
実施例においてはこの側面の段差高はわずか２０ｎｍ程
度であり、その高さも半導体基板内でほぼ均一であるの
で、わずかのオーバーエッチングで残渣をすべて除去す
ることができる。この後、ゲート電極加工用のレジスト
マスクを剥離する。以下の工程、すなわち半導体基体１
へのイオン注入工程、ＬＤＤサイドウォールスペーサ形
成工程、活性化熱酸化工程等は通常の工程と同じでよ
い。
【００５３】〔実施例２〕本実施例は、トレンチエッチ
ングにおいて堆積性のガスＣＨ4 を添加し、また高密度
プラズマ発生源としてＩＣＰ発生源を有する装置を用い
て半導体装置を製造した例である。その他の工程は前実
施例１に準じたものであり、同じく図２〜図４を参照
し、重複する説明は省略して本実施例の特徴部分のみを
説明する。
ングにおいて堆積性のガスＣＨ4 を添加し、また高密度
プラズマ発生源としてＩＣＰ発生源を有する装置を用い
て半導体装置を製造した例である。その他の工程は前実
施例１に準じたものであり、同じく図２〜図４を参照
し、重複する説明は省略して本実施例の特徴部分のみを
説明する。
【００５４】図２（ａ）： 保護膜４の形成工程および
保護膜４のパタ−ニング工程は前実施例１と同様であ
る。
保護膜４のパタ−ニング工程は前実施例１と同様であ
る。
【００５５】図２（ｂ）： つぎにパターニングされた
保護膜４の上層の窒化シリコン膜３をエッチングマスク
として半導体基体１をエッチングし、複数のトレンチ６
を形成する。本実施例ではエッチング装置としてＩＣＰ
エッチング装置を用い、下記条件によりトレンチエッチ
ングした。 Ｃｌ2 ５０ ｓｃｃｍ ＣＨ4 （４％Ａｒ希釈）５０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー １２００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ５０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃ このエッチング工程においては、エッチングガスとして
堆積性の強いＣＨ4 を添加したため、開口幅の広いトレ
ンチ６にトレンチング形状が発生し、その底部中央領域
に図示のような凸部が形成される。この凸部の高さは、
最大５０ｎｍ程度である。形成されたトレンチ６の深さ
は４００ｎｍ程度の浅いものであるが、その開口パター
ン幅に広狭があり、最小開口幅は０．３μｍ程度、最大
開口幅は数μｍ程度である。またそのパターン密度にも
疎密がある。形成されたトレンチ６の内壁を熱酸化して
酸化膜（不図示）を１０ｎｍ程度の厚さに形成する。熱
酸化は、Ｏ2 雰囲気中１０００℃で施せばよい。
保護膜４の上層の窒化シリコン膜３をエッチングマスク
として半導体基体１をエッチングし、複数のトレンチ６
を形成する。本実施例ではエッチング装置としてＩＣＰ
エッチング装置を用い、下記条件によりトレンチエッチ
ングした。 Ｃｌ2 ５０ ｓｃｃｍ ＣＨ4 （４％Ａｒ希釈）５０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー １２００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ５０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃ このエッチング工程においては、エッチングガスとして
堆積性の強いＣＨ4 を添加したため、開口幅の広いトレ
ンチ６にトレンチング形状が発生し、その底部中央領域
に図示のような凸部が形成される。この凸部の高さは、
最大５０ｎｍ程度である。形成されたトレンチ６の深さ
は４００ｎｍ程度の浅いものであるが、その開口パター
ン幅に広狭があり、最小開口幅は０．３μｍ程度、最大
開口幅は数μｍ程度である。またそのパターン密度にも
疎密がある。形成されたトレンチ６の内壁を熱酸化して
酸化膜（不図示）を１０ｎｍ程度の厚さに形成する。熱
酸化は、Ｏ2 雰囲気中１０００℃で施せばよい。
【００５６】図２（ｃ）：つぎに絶縁膜８を全面に形成
する。成膜装置は、例えば基板バイアスを印加できる高
密度プラズマＣＶＤ装置が好ましい。本実施例では基板
バイアス印加型のＩＣＰ−ＣＶＤ装置を用い、下記条件
にて絶縁膜８を形成した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー ２０００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 基板温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 絶縁膜８のアニール条件は前実施例１と同じでよい。絶
縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さよ
り若干厚い程度とする。この結果、広い開口幅のトレン
チ６に埋め込まれた絶縁膜８の表面は凸状に形成され、
その高さは５０ｎｍ程度である。また広いパターン幅の
保護膜４上には絶縁膜８が厚く形成される。狭いパター
ン幅の保護膜４上の絶縁膜８の厚さはこれより薄い。
する。成膜装置は、例えば基板バイアスを印加できる高
密度プラズマＣＶＤ装置が好ましい。本実施例では基板
バイアス印加型のＩＣＰ−ＣＶＤ装置を用い、下記条件
にて絶縁膜８を形成した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー ２０００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 基板温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 絶縁膜８のアニール条件は前実施例１と同じでよい。絶
縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さよ
り若干厚い程度とする。この結果、広い開口幅のトレン
チ６に埋め込まれた絶縁膜８の表面は凸状に形成され、
その高さは５０ｎｍ程度である。また広いパターン幅の
保護膜４上には絶縁膜８が厚く形成される。狭いパター
ン幅の保護膜４上の絶縁膜８の厚さはこれより薄い。
【００５７】図３（ｄ）： ｉ線ステッパにより露光し
て、この広いパターン幅の保護膜４上の絶縁膜８上のみ
に開口を有するレジストマスク５３を５００ｎｍの厚さ
に形成する。
て、この広いパターン幅の保護膜４上の絶縁膜８上のみ
に開口を有するレジストマスク５３を５００ｎｍの厚さ
に形成する。
【００５８】図３（ｅ）： このレジストマスク５３を
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチングはＩＣ
Ｐエッチング装置を用い、条件は下地の窒化シリコン膜
３とのエッチング選択比がとれる下記条件による。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．３ Ｐａ ソースパワー １５００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ２５０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれ、窒化シリコン膜３はほとんどエッチングされな
い。図３（ｄ）および図３（ｅ）に示した、広いパター
ン幅の保護膜４上の絶縁膜８の除去工程は、広いパター
ン幅の保護膜４の幅が比較的狭く、したがってこの部分
に堆積した絶縁膜８の厚さが比較的薄い場合には省略し
てもよい。
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチングはＩＣ
Ｐエッチング装置を用い、条件は下地の窒化シリコン膜
３とのエッチング選択比がとれる下記条件による。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．３ Ｐａ ソースパワー １５００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー ２５０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれ、窒化シリコン膜３はほとんどエッチングされな
い。図３（ｄ）および図３（ｅ）に示した、広いパター
ン幅の保護膜４上の絶縁膜８の除去工程は、広いパター
ン幅の保護膜４の幅が比較的狭く、したがってこの部分
に堆積した絶縁膜８の厚さが比較的薄い場合には省略し
てもよい。
【００５９】図４（ｆ）：レジストマスクを剥離あるい
はアッシングにより除去する。
はアッシングにより除去する。
【００６０】図４（ｇ）に示すＣＭＰ工程以後は前実施
例１に準じて良い。
例１に準じて良い。
【００６１】本実施例によっても、トレンチエッチング
時に堆積性ガスＣＨ4 を添加することにより、開口幅の
広いトレンチの底部表面に凸部を形成することができ
る。この凸部によりポリッシング時における Dishing形
状の発生が防止され、トレンチ内に埋め込む絶縁膜の表
面が半導体基体の全域にわたりほぼ平坦に研磨される。
また、トレンチから突出する絶縁膜の厚さを極めて微小
な値に制御することができる。この結果、後工程でゲー
ト電極材料をパタ−ニングする際のプロセスマージンが
広がり、短絡等の発生のない高集積度半導体装置を製造
することができる。
時に堆積性ガスＣＨ4 を添加することにより、開口幅の
広いトレンチの底部表面に凸部を形成することができ
る。この凸部によりポリッシング時における Dishing形
状の発生が防止され、トレンチ内に埋め込む絶縁膜の表
面が半導体基体の全域にわたりほぼ平坦に研磨される。
また、トレンチから突出する絶縁膜の厚さを極めて微小
な値に制御することができる。この結果、後工程でゲー
ト電極材料をパタ−ニングする際のプロセスマージンが
広がり、短絡等の発生のない高集積度半導体装置を製造
することができる。
【００６２】以下の実施例は、トレンチエッチング工程
前に、広い開口幅を有する保護膜から露出する半導体基
体に選択的に不純物を導入して、広い開口幅のトレンチ
の底部中央領域に凸部を形成した例である。
前に、広い開口幅を有する保護膜から露出する半導体基
体に選択的に不純物を導入して、広い開口幅のトレンチ
の底部中央領域に凸部を形成した例である。
【００６３】〔実施例３〕本実施例においては、トレン
チエッチング工程前に、開口幅の広い保護膜から露出す
る半導体基体の中央領域に選択的にｐ型不純物のイオン
注入を施した後、トレンチエッチングして半導体装置を
製造した例である。この工程を図５〜図６を主体とし、
図２〜図４をも参照して説明する。なお本実施例におい
ても前実施例１と共通する部分の説明は省略し、特徴部
分の説明にとどめる。
チエッチング工程前に、開口幅の広い保護膜から露出す
る半導体基体の中央領域に選択的にｐ型不純物のイオン
注入を施した後、トレンチエッチングして半導体装置を
製造した例である。この工程を図５〜図６を主体とし、
図２〜図４をも参照して説明する。なお本実施例におい
ても前実施例１と共通する部分の説明は省略し、特徴部
分の説明にとどめる。
【００６４】図５（ａ）： 半導体基体１上に保護膜
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
【００６５】図５（ｂ）： この状態で新たにレジスト
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の内側に、新たな開口を
有するレジストマスク５２を形成する。この際、ｉ線ス
テッパを用いたが広い開口領域の内側に新たな開口を形
成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。レジストマスク５１の狭い開口部分
は、レジストマスク５２により保護されたままとする。
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の内側に、新たな開口を
有するレジストマスク５２を形成する。この際、ｉ線ス
テッパを用いたが広い開口領域の内側に新たな開口を形
成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。レジストマスク５１の狭い開口部分
は、レジストマスク５２により保護されたままとする。
【００６６】図５（ｃ）： このレジストマスク５２を
マスクとして、つぎの条件で露出する半導体基体１にｐ
型不純物のイオン注入を施し、ｐ型不純物導入領域９ｐ
を形成する。イオン注入によるｐ型不純物導入領域９ｐ
は、開口幅の広い保護膜４から露出する半導体基体１の
中央部分に選択的に形成される。 イオン種 ＢＦ2+ イオンエネルギ ２０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
マスクとして、つぎの条件で露出する半導体基体１にｐ
型不純物のイオン注入を施し、ｐ型不純物導入領域９ｐ
を形成する。イオン注入によるｐ型不純物導入領域９ｐ
は、開口幅の広い保護膜４から露出する半導体基体１の
中央部分に選択的に形成される。 イオン種 ＢＦ2+ イオンエネルギ ２０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
【００６７】図６（ｄ）： この後、レジストマスク５
２および５１をともに除去し、ＩＣＰエッチング装置に
より保護膜４から露出する半導体基体１を下記条件でエ
ッチングし、トレンチを形成する。 Ｃｌ2 ５０ ｓｃｃｍ ＨＢｒ ５０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー ２５００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー １２０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃
２および５１をともに除去し、ＩＣＰエッチング装置に
より保護膜４から露出する半導体基体１を下記条件でエ
ッチングし、トレンチを形成する。 Ｃｌ2 ５０ ｓｃｃｍ ＨＢｒ ５０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー ２５００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー １２０ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 温度 ２０ ℃
【００６８】図６（ｅ）： トレンチエッチング終了後
の状態を示す。このエッチング工程では、エッチングレ
ートが相対的に低下するＢＦ2+イオンを開口幅の広いト
レンチ６の中央部分に注入したので、この領域に選択的
に最大５０ｎｍ程度の凸部が形成された。また対窒化シ
リコン選択比が約５０とれ、窒化シリコン膜３はほとん
どエッチングされない。
の状態を示す。このエッチング工程では、エッチングレ
ートが相対的に低下するＢＦ2+イオンを開口幅の広いト
レンチ６の中央部分に注入したので、この領域に選択的
に最大５０ｎｍ程度の凸部が形成された。また対窒化シ
リコン選択比が約５０とれ、窒化シリコン膜３はほとん
どエッチングされない。
【００６９】この後の工程、すなわち前実施例１におい
て図２（ｃ）〜図４（ｈ）を参照して説明した各工程は
いずれも前実施例１に準拠するので、重複する説明を省
略する。
て図２（ｃ）〜図４（ｈ）を参照して説明した各工程は
いずれも前実施例１に準拠するので、重複する説明を省
略する。
【００７０】本実施例によっても、比較的ラフなイオン
注入工程を追加することにより、開口幅の広いトレンチ
の底部表面に凸部を形成することができる。この凸部に
よりＣＭＰ時における Dishing形状の発生が防止され、
トレンチ内に埋め込む絶縁膜の表面が半導体基板の全域
にわたりほぼ平坦に研磨され、またトレンチから突出す
る絶縁膜の厚さを極めて微小な値に制御することができ
る。この結果、後工程でゲート電極材料をパタ−ニング
する際のプロセスマージンが広がり、短絡等の発生のな
い高集積度半導体装置を製造することができる。
注入工程を追加することにより、開口幅の広いトレンチ
の底部表面に凸部を形成することができる。この凸部に
よりＣＭＰ時における Dishing形状の発生が防止され、
トレンチ内に埋め込む絶縁膜の表面が半導体基板の全域
にわたりほぼ平坦に研磨され、またトレンチから突出す
る絶縁膜の厚さを極めて微小な値に制御することができ
る。この結果、後工程でゲート電極材料をパタ−ニング
する際のプロセスマージンが広がり、短絡等の発生のな
い高集積度半導体装置を製造することができる。
【００７１】〔実施例４〕本実施例も、トレンチエッチ
ング工程前に開口幅の広い保護膜から露出する半導体基
体の中央領域に選択的にｐ型不純物のイオン注入を施し
た後、トレンチエッチングして半導体装置を製造した例
である。この工程を図７〜図８を主体とし、図２〜図４
をも参照して説明する。なお本実施例においても前実施
例１と共通する部分の説明は省略し、特徴部分の説明に
とどめる。
ング工程前に開口幅の広い保護膜から露出する半導体基
体の中央領域に選択的にｐ型不純物のイオン注入を施し
た後、トレンチエッチングして半導体装置を製造した例
である。この工程を図７〜図８を主体とし、図２〜図４
をも参照して説明する。なお本実施例においても前実施
例１と共通する部分の説明は省略し、特徴部分の説明に
とどめる。
【００７２】図７（ａ）： 半導体基体１上に保護膜
４、およびここに複数の開口を形成するまでは前実施例
１で図２（ａ）を参照して説明した工程と同様である。
ただし本実施例はレジストマスク５１を除去する。この
後、全面にサイドウォール形成膜１０を減圧ＣＶＤ法等
で形成する。サイドウォール形成膜１０の堆積厚さは、
狭い開口幅の保護膜４が埋まる程度でよく、例えば５０
０ｎｍとする。本実施例ではサイドウォール形成膜は酸
化シリコンで形成したが、半導体基体１や窒化シリコン
膜３とエッチング選択比がとれる材料であればよく、多
結晶シリコンやＳＯＧ (Spin On Glass)、あるいはレジ
スト等の有機高分子材料が選ばれる。
４、およびここに複数の開口を形成するまでは前実施例
１で図２（ａ）を参照して説明した工程と同様である。
ただし本実施例はレジストマスク５１を除去する。この
後、全面にサイドウォール形成膜１０を減圧ＣＶＤ法等
で形成する。サイドウォール形成膜１０の堆積厚さは、
狭い開口幅の保護膜４が埋まる程度でよく、例えば５０
０ｎｍとする。本実施例ではサイドウォール形成膜は酸
化シリコンで形成したが、半導体基体１や窒化シリコン
膜３とエッチング選択比がとれる材料であればよく、多
結晶シリコンやＳＯＧ (Spin On Glass)、あるいはレジ
スト等の有機高分子材料が選ばれる。
【００７３】図７（ｂ）：この後、市販のＳｉＯ2 エッ
チング装置等でサイドウォール形成膜１０を全面エッチ
バックし、広い開口幅の保護膜４の側面にのみサイドウ
ォール１１を残す。
チング装置等でサイドウォール形成膜１０を全面エッチ
バックし、広い開口幅の保護膜４の側面にのみサイドウ
ォール１１を残す。
【００７４】図８（ｃ）： このサイドウォール１１お
よび保護膜４をマスクとしてつぎの条件で露出する半導
体基体１にｐ型不純物であるＢのイオン注入を施し、ｐ
型不純物導入領域９ｐを形成する。 イオン種 Ｂ＋ イオンエネルギ １０ ｋｅＶ ドーズ量 １×１０１５ ｃｍ-1
よび保護膜４をマスクとしてつぎの条件で露出する半導
体基体１にｐ型不純物であるＢのイオン注入を施し、ｐ
型不純物導入領域９ｐを形成する。 イオン種 Ｂ＋ イオンエネルギ １０ ｋｅＶ ドーズ量 １×１０１５ ｃｍ-1
【００７５】図８（ｄ）： サイドウォール１１をウェ
ットエッチングやＣＤＥ (ChemicalDry Etching) 等の
等方的エッチング方法で除去する。
ットエッチングやＣＤＥ (ChemicalDry Etching) 等の
等方的エッチング方法で除去する。
【００７６】図８（ｅ）： この後、本実施例ではヘリ
コン波プラズマエッチング装置により保護膜４から露出
する半導体基体１を下記条件でエッチングし、トレンチ
を形成する。 Ｃｌ2 ３０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ２０００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー ５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃ トレンチエッチング終了後の状態を図８（ｅ）に示す。
このエッチング工程では、エッチングレートが相対的に
低下するＢ+ イオンを開口幅の広いトレンチ６の中央部
分に注入したので、この領域に選択的に最大５０ｎｍ程
度の凸部が形成された。また対窒化シリコン選択比は約
５０とれ、窒化シリコン膜３はほとんどエッチングされ
ない。
コン波プラズマエッチング装置により保護膜４から露出
する半導体基体１を下記条件でエッチングし、トレンチ
を形成する。 Ｃｌ2 ３０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ２０００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー ５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃ トレンチエッチング終了後の状態を図８（ｅ）に示す。
このエッチング工程では、エッチングレートが相対的に
低下するＢ+ イオンを開口幅の広いトレンチ６の中央部
分に注入したので、この領域に選択的に最大５０ｎｍ程
度の凸部が形成された。また対窒化シリコン選択比は約
５０とれ、窒化シリコン膜３はほとんどエッチングされ
ない。
【００７７】つぎに図２（ｃ）に示すように、絶縁膜８
を全面に形成する。成膜装置は、例えば基板バイアスを
印加できる高密度プラズマＣＶＤ装置が好ましい。本実
施例では基板バイアス印加型のヘリコン波プラズマＣＶ
Ｄ装置を用い、下記条件にて絶縁膜８を形成した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．０８ Ｐａ ソースパワー ２５００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー １５０ Ｗ（４００ｋＨｚ） 温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 絶縁膜８のアニール工程は前実施例１に準じてよい。絶
縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さよ
り若干厚い程度でよい。この結果、広い開口幅のトレン
チ６に埋め込まれた絶縁膜８の表面は凸状に形成され、
その高さは５０ｎｍ程度である。また広いパターン幅の
保護膜４上には絶縁膜８が厚く形成される。狭いパター
ン幅の保護膜４上の絶縁膜８の厚さはこれより薄い。
を全面に形成する。成膜装置は、例えば基板バイアスを
印加できる高密度プラズマＣＶＤ装置が好ましい。本実
施例では基板バイアス印加型のヘリコン波プラズマＣＶ
Ｄ装置を用い、下記条件にて絶縁膜８を形成した。 ＳｉＨ4 ２０ ｓｃｃｍ Ｈ2 Ｏ ３０ ｓｃｃｍ 圧力 ０．０８ Ｐａ ソースパワー ２５００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー １５０ Ｗ（４００ｋＨｚ） 温度 ２００ ℃ 膜厚 ６００ ｎｍ相当分 絶縁膜８のアニール工程は前実施例１に準じてよい。絶
縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さよ
り若干厚い程度でよい。この結果、広い開口幅のトレン
チ６に埋め込まれた絶縁膜８の表面は凸状に形成され、
その高さは５０ｎｍ程度である。また広いパターン幅の
保護膜４上には絶縁膜８が厚く形成される。狭いパター
ン幅の保護膜４上の絶縁膜８の厚さはこれより薄い。
【００７８】図３（ｄ）： ｉ線ステッパにより露光し
て、この広いパターン幅の保護膜４上の絶縁膜８上のみ
に開口を有するレジストマスク５３を５００ｎｍの厚さ
に形成する。
て、この広いパターン幅の保護膜４上の絶縁膜８上のみ
に開口を有するレジストマスク５３を５００ｎｍの厚さ
に形成する。
【００７９】図３（ｅ）： このレジストマスク５３を
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチング条件は
ヘリコン波エッチング装置を採用し、下地の窒化シリコ
ン膜３とのエッチング選択比がとれる下記条件による。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー ２５００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー ２５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれたので、窒化シリコン膜３はほとんどエッチング
されない。図３（ｄ）および図３（ｅ）に示した、広い
パターン幅の保護膜４上の絶縁膜８の除去工程は、広い
パターン幅の保護膜４の幅が比較的狭く、したがってこ
の部分に堆積した絶縁膜８の厚さが比較的薄い場合には
省略してもよい。
エッチングマスクとして、広いパターン幅の保護膜４上
の絶縁膜８をエッチング除去する。このエッチングは後
工程のＣＭＰを容易とし、ディッシング形状を防止する
ためのものであり、広い保護膜４上の絶縁膜８の中央部
の最も厚い部分が除去されればよい。エッチング条件は
ヘリコン波エッチング装置を採用し、下地の窒化シリコ
ン膜３とのエッチング選択比がとれる下記条件による。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ｈｅ １００ ｓｃｃｍ 圧力 ０．１ Ｐａ ソースパワー ２５００ Ｗ（１３．５６ＭＨｚ） 基板バイアスパワー ２５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃ このエッチング工程では、対窒化シリコン選択比が約５
０とれたので、窒化シリコン膜３はほとんどエッチング
されない。図３（ｄ）および図３（ｅ）に示した、広い
パターン幅の保護膜４上の絶縁膜８の除去工程は、広い
パターン幅の保護膜４の幅が比較的狭く、したがってこ
の部分に堆積した絶縁膜８の厚さが比較的薄い場合には
省略してもよい。
【００８０】図４（ｆ）に示すレジストマスク５３の除
去工程以後は前実施例１と同様であり、重複する説明を
省略する。
去工程以後は前実施例１と同様であり、重複する説明を
省略する。
【００８１】本実施例によっても、比較的ラフなイオン
注入工程を追加することにより、開口幅の広いトレンチ
の底部表面に凸部を形成することができる。この凸部に
よりＣＭＰ時における Dishing形状の発生が防止され、
トレンチ内に埋め込む絶縁膜の表面が半導体基体の全域
にわたりほぼ平坦に研磨され、またトレンチから突出す
る絶縁膜の厚さを極めて微小な値に制御することができ
る。この結果、後工程でゲート電極材料をパタ−ニング
する際のプロセスマージンが広がり、短絡等の発生のな
い高集積度半導体装置を製造することができる。
注入工程を追加することにより、開口幅の広いトレンチ
の底部表面に凸部を形成することができる。この凸部に
よりＣＭＰ時における Dishing形状の発生が防止され、
トレンチ内に埋め込む絶縁膜の表面が半導体基体の全域
にわたりほぼ平坦に研磨され、またトレンチから突出す
る絶縁膜の厚さを極めて微小な値に制御することができ
る。この結果、後工程でゲート電極材料をパタ−ニング
する際のプロセスマージンが広がり、短絡等の発生のな
い高集積度半導体装置を製造することができる。
【００８２】〔実施例５〕本実施例は、トレンチエッチ
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、選択的にｎ型不純物のイオン注入を
施した後、トレンチエッチングして半導体装置を製造し
た例である。この工程を図９〜図１０主体とし、図２〜
図４をも参照して説明する。なお本実施例においても前
実施例１と共通する部分の説明は省略し、特徴部分の説
明にとどめる。
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、選択的にｎ型不純物のイオン注入を
施した後、トレンチエッチングして半導体装置を製造し
た例である。この工程を図９〜図１０主体とし、図２〜
図４をも参照して説明する。なお本実施例においても前
実施例１と共通する部分の説明は省略し、特徴部分の説
明にとどめる。
【００８３】図９（ａ）： 半導体基体１上に保護膜
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
【００８４】図９（ｂ）： この状態で新たにレジスト
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の中央領域に、レジスト
マスク５３を形成する。この際、ｉ線ステッパを用いた
が、広い開口領域の内側に新たなレジストマスク５３を
形成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。新たに形成したレジストマスク５３
により、レジストマスク５１の広い開口の周縁領域は露
出した状態となる。レジストマスク５１の狭い開口部分
には、レジストマスク５３は形成せず、露出したままと
する。
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の中央領域に、レジスト
マスク５３を形成する。この際、ｉ線ステッパを用いた
が、広い開口領域の内側に新たなレジストマスク５３を
形成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。新たに形成したレジストマスク５３
により、レジストマスク５１の広い開口の周縁領域は露
出した状態となる。レジストマスク５１の狭い開口部分
には、レジストマスク５３は形成せず、露出したままと
する。
【００８５】図９（ｃ）： このレジストマスク５３お
よびレジストマスク５１をマスクとして、つぎの条件で
露出する半導体基体１にｎ型不純物のイオン注入を施
し、ｎ型不純物導入領域９ｎを形成する。イオン注入に
よるｎ型不純物導入領域９ｎは、開口幅の広い保護膜４
から露出する半導体基体１の周縁部分、および開口幅の
狭い保護膜４から露出する半導体基体１に選択的に形成
される。 イオン種 Ｐ+ イオンエネルギ ２０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
よびレジストマスク５１をマスクとして、つぎの条件で
露出する半導体基体１にｎ型不純物のイオン注入を施
し、ｎ型不純物導入領域９ｎを形成する。イオン注入に
よるｎ型不純物導入領域９ｎは、開口幅の広い保護膜４
から露出する半導体基体１の周縁部分、および開口幅の
狭い保護膜４から露出する半導体基体１に選択的に形成
される。 イオン種 Ｐ+ イオンエネルギ ２０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
【００８６】図１０（ｄ）： この後、レジストマスク
５１および５３をともにアッシング除去した。
５１および５３をともにアッシング除去した。
【００８７】図１０（ｅ）： ＥＣＲプラズマエッチン
グ装置により、保護膜４から露出する半導体基体１を下
記条件でトレンチエッチングする。 Ｃｌ2 １９０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 １．５ Ｐａ マイクロ波電力 ４００ Ｗ（２．４５ＧＨｚ） ＲＦ電力 １００ Ｗ（４００ｋＨｚ） 基体温度 ２０ ℃
グ装置により、保護膜４から露出する半導体基体１を下
記条件でトレンチエッチングする。 Ｃｌ2 １９０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 １．５ Ｐａ マイクロ波電力 ４００ Ｗ（２．４５ＧＨｚ） ＲＦ電力 １００ Ｗ（４００ｋＨｚ） 基体温度 ２０ ℃
【００８８】このエッチング工程では、エッチングレー
トが相対的に増加するＰ+ イオンを、開口幅の広いトレ
ンチ６の周縁部分および開口幅の狭いトレンチ６に注入
したので、開口幅の広いトレンチ６の中央部分には、選
択的に最大５０ｎｍ程度の凸部が形成された。また対窒
化シリコン選択比が約５０とれ、窒化シリコン膜３はほ
とんどエッチングされない。
トが相対的に増加するＰ+ イオンを、開口幅の広いトレ
ンチ６の周縁部分および開口幅の狭いトレンチ６に注入
したので、開口幅の広いトレンチ６の中央部分には、選
択的に最大５０ｎｍ程度の凸部が形成された。また対窒
化シリコン選択比が約５０とれ、窒化シリコン膜３はほ
とんどエッチングされない。
【００８９】形成されたトレンチ６の深さは４００ｎｍ
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
【００９０】この後の工程、すなわち図２（ｃ）に示す
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
【００９１】本実施例によっても、比較的ラフなレジス
トマスク形成工程およびイオン注入工程を追加すること
により、開口幅の広いトレンチの底部表面に凸部を形成
することができる。この凸部によりＣＭＰ時における D
ishing形状の発生が防止され、トレンチ内に埋め込む絶
縁膜の表面が半導体基体の全域にわたりほぼ平坦に研磨
され、またトレンチから突出する絶縁膜の厚さを極めて
微小な値に制御することができる。この結果、後工程で
ゲート電極材料をパタ−ニングする際のプロセスマージ
ンが広がり、短絡等の発生のない高集積度半導体装置を
製造することができる。
トマスク形成工程およびイオン注入工程を追加すること
により、開口幅の広いトレンチの底部表面に凸部を形成
することができる。この凸部によりＣＭＰ時における D
ishing形状の発生が防止され、トレンチ内に埋め込む絶
縁膜の表面が半導体基体の全域にわたりほぼ平坦に研磨
され、またトレンチから突出する絶縁膜の厚さを極めて
微小な値に制御することができる。この結果、後工程で
ゲート電極材料をパタ−ニングする際のプロセスマージ
ンが広がり、短絡等の発生のない高集積度半導体装置を
製造することができる。
【００９２】〔実施例６〕本実施例は、トレンチエッチ
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＡｓのイオン注入
を選択的に施した後、トレンチエッチングして半導体装
置を製造した例である。この工程を同じく図９〜図１０
主体とし、図２〜図４をも参照して説明する。なお本実
施例においても前実施例１と共通する部分の説明は省略
し、特徴部分の説明にとどめる。
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＡｓのイオン注入
を選択的に施した後、トレンチエッチングして半導体装
置を製造した例である。この工程を同じく図９〜図１０
主体とし、図２〜図４をも参照して説明する。なお本実
施例においても前実施例１と共通する部分の説明は省略
し、特徴部分の説明にとどめる。
【００９３】図９（ａ）： 半導体基体１上に保護膜
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例はレジストマ
スク５１は除去せずに次工程に進む。レジストマスク５
１は除去してから次工程に進んでもよい。
【００９４】図９（ｂ）： この状態で新たにレジスト
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の中央領域に、レジスト
マスク５３を形成する。この際、ｉ線ステッパを用いた
が、広い開口領域の内側に新たなレジストマスク５３を
形成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。新たに形成したレジストマスク５３
により、レジストマスク５１の広い開口の周縁領域は露
出した状態となる。レジストマスク５１の狭い開口部分
には、レジストマスク５３は形成せず、露出したままと
する。
を塗布し、Ｂ領域、すなわち孤立活性領域に隣接する、
レジストマスク５１の広い開口の中央領域に、レジスト
マスク５３を形成する。この際、ｉ線ステッパを用いた
が、広い開口領域の内側に新たなレジストマスク５３を
形成すればよいので、アライメント精度はさほど必要な
く、また既存のレジストマスク５１による段差の影響も
問題とはならない。新たに形成したレジストマスク５３
により、レジストマスク５１の広い開口の周縁領域は露
出した状態となる。レジストマスク５１の狭い開口部分
には、レジストマスク５３は形成せず、露出したままと
する。
【００９５】図９（ｃ）： このレジストマスク５３お
よびレジストマスク５１をマスクとして、つぎの条件で
露出する半導体基体１にｎ型不純物としてＡｓのイオン
注入を施し、ｎ型不純物導入領域９ｎを形成する。イオ
ン注入によるｎ型不純物導入領域９ｎは、開口幅の広い
保護膜４から露出する半導体基体１の周縁部分、および
開口幅の狭い保護膜４から露出する半導体基体１に選択
的に形成される。 イオン種 Ａｓ+ イオンエネルギ ３０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
よびレジストマスク５１をマスクとして、つぎの条件で
露出する半導体基体１にｎ型不純物としてＡｓのイオン
注入を施し、ｎ型不純物導入領域９ｎを形成する。イオ
ン注入によるｎ型不純物導入領域９ｎは、開口幅の広い
保護膜４から露出する半導体基体１の周縁部分、および
開口幅の狭い保護膜４から露出する半導体基体１に選択
的に形成される。 イオン種 Ａｓ+ イオンエネルギ ３０ ｋｅＶ ドーズ量 １×１０15 ｃｍ-1
【００９６】図１０（ｄ）： この後、レジストマスク
５１および５３をともにアッシング除去した。
５１および５３をともにアッシング除去した。
【００９７】図１０（ｅ）： ＩＣＰエッチング装置に
より、保護膜４から露出する半導体基体１を下記条件で
トレンチエッチングする。 Ｃｌ2 ５０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー ２０００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー １２０ Ｗ（１．８ＭＨｚ） 上部基板温度 ２５０ ℃ 温度 ２０ ℃
より、保護膜４から露出する半導体基体１を下記条件で
トレンチエッチングする。 Ｃｌ2 ５０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．４ Ｐａ ソースパワー ２０００ Ｗ（２．０ＭＨｚ） 基板バイアスパワー １２０ Ｗ（１．８ＭＨｚ） 上部基板温度 ２５０ ℃ 温度 ２０ ℃
【００９８】本トレンチエッチング工程では、エッチン
グレートが相対的に増加するＡｓ+イオンを、開口幅の
広いトレンチ６の周縁部分および開口幅の狭いトレンチ
６に注入したので、開口幅の広いトレンチ６の中央部分
に選択的に最大５０ｎｍ程度の凸部が形成された。また
対窒化シリコン選択比が約５０とれ、窒化シリコン膜３
はほとんどエッチングされない。
グレートが相対的に増加するＡｓ+イオンを、開口幅の
広いトレンチ６の周縁部分および開口幅の狭いトレンチ
６に注入したので、開口幅の広いトレンチ６の中央部分
に選択的に最大５０ｎｍ程度の凸部が形成された。また
対窒化シリコン選択比が約５０とれ、窒化シリコン膜３
はほとんどエッチングされない。
【００９９】形成されたトレンチ６の深さは４００ｎｍ
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
【０１００】この後の工程、すなわち図２（ｃ）に示す
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
【０１０１】本実施例によっても、比較的ラフなレジス
トマスク形成工程およびＡｓ+ イオン注入工程を追加す
ることにより、開口幅の広いトレンチの底部表面に凸部
を形成することができる。この凸部によりＣＭＰ時にお
ける Dishing形状の発生が防止され、トレンチ内に埋め
込む絶縁膜の表面が半導体基体の全域にわたりほぼ平坦
に研磨され、またトレンチから突出する絶縁膜の厚さを
極めて微小な値に制御することができる。この結果、後
工程でゲート電極材料をパタ−ニングする際のプロセス
マージンが広がり、短絡等の発生のない高集積度半導体
装置を製造することができる。
トマスク形成工程およびＡｓ+ イオン注入工程を追加す
ることにより、開口幅の広いトレンチの底部表面に凸部
を形成することができる。この凸部によりＣＭＰ時にお
ける Dishing形状の発生が防止され、トレンチ内に埋め
込む絶縁膜の表面が半導体基体の全域にわたりほぼ平坦
に研磨され、またトレンチから突出する絶縁膜の厚さを
極めて微小な値に制御することができる。この結果、後
工程でゲート電極材料をパタ−ニングする際のプロセス
マージンが広がり、短絡等の発生のない高集積度半導体
装置を製造することができる。
【０１０２】〔実施例７〕本実施例は、トレンチエッチ
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＰを固相拡散によ
り選択的に導入した後、トレンチエッチングして半導体
装置を製造した例である。この工程を図１１〜図１２主
体とし、図２〜図４をも参照して説明する。なお本実施
例においても前実施例１と共通する部分の説明は省略
し、特徴部分の説明にとどめる。
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＰを固相拡散によ
り選択的に導入した後、トレンチエッチングして半導体
装置を製造した例である。この工程を図１１〜図１２主
体とし、図２〜図４をも参照して説明する。なお本実施
例においても前実施例１と共通する部分の説明は省略
し、特徴部分の説明にとどめる。
【０１０３】図１１（ａ）： 半導体基体１上に保護膜
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例では保護膜４
エッチング用のレジストマスク５１はアッシング除去す
る。この状態で、全面に固相拡散用サイドウォール形成
膜１２を形成する。この固相拡散用サイドウォール形成
膜１２は、ＰＳＧ (Phospho Silicate Glass) を常圧Ｃ
ＶＤ法等で形成する。固相拡散用サイドウォール形成膜
の堆積厚さは、狭い開口幅の保護膜４が埋まる程度でよ
く、例えば５００ｎｍとする。固相拡散用サイドウォー
ル形成膜形成条件の一例を示す。 ＳｉＨ4 ８０ ｓｃｃｍ ＰＨ3 ７ ｓｃｃｍ Ｏ2 １０００ ｓｃｃｍ Ｎ2 ３２０００ ｓｃｃｍ 圧力 常圧 基体温度 ４１０ ℃ ＰＳＧ中のＰ濃度 ４．５ ｗｔ％
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例では保護膜４
エッチング用のレジストマスク５１はアッシング除去す
る。この状態で、全面に固相拡散用サイドウォール形成
膜１２を形成する。この固相拡散用サイドウォール形成
膜１２は、ＰＳＧ (Phospho Silicate Glass) を常圧Ｃ
ＶＤ法等で形成する。固相拡散用サイドウォール形成膜
の堆積厚さは、狭い開口幅の保護膜４が埋まる程度でよ
く、例えば５００ｎｍとする。固相拡散用サイドウォー
ル形成膜形成条件の一例を示す。 ＳｉＨ4 ８０ ｓｃｃｍ ＰＨ3 ７ ｓｃｃｍ Ｏ2 １０００ ｓｃｃｍ Ｎ2 ３２０００ ｓｃｃｍ 圧力 常圧 基体温度 ４１０ ℃ ＰＳＧ中のＰ濃度 ４．５ ｗｔ％
【０１０４】図１１（ｂ）： この後、市販のＳｉＯ2
エッチング装置等で固相拡散用サイドウォール形成膜１
２を全面エッチバックし、広い開口幅の保護膜４の側面
に固相拡散用サイドウォール１２ｓを残す。この際、保
護膜４の狭い開口内にも固相拡散用サイドウォール形成
膜１２が残る。この状態でアニールし、固相拡散用サイ
ドウォール１２ｓからｎ型不純物のＰを固相拡散し、ｎ
型不純物導入領域９ｎを形成する。固相拡散アニールの
一例を示す。 アニール雰囲気 窒素 基体温度 １０００ ℃ 時間 １０ ｓｅｃ
エッチング装置等で固相拡散用サイドウォール形成膜１
２を全面エッチバックし、広い開口幅の保護膜４の側面
に固相拡散用サイドウォール１２ｓを残す。この際、保
護膜４の狭い開口内にも固相拡散用サイドウォール形成
膜１２が残る。この状態でアニールし、固相拡散用サイ
ドウォール１２ｓからｎ型不純物のＰを固相拡散し、ｎ
型不純物導入領域９ｎを形成する。固相拡散アニールの
一例を示す。 アニール雰囲気 窒素 基体温度 １０００ ℃ 時間 １０ ｓｅｃ
【０１０５】図１２（ｃ）： 固相拡散用サイドウォー
ル１２ｓをフッ酸水溶液等でのウェットエッチングや、
ＣＤＥ (Chemical Dry Etching) 等の等方的エッチング
方法で除去する。
ル１２ｓをフッ酸水溶液等でのウェットエッチングや、
ＣＤＥ (Chemical Dry Etching) 等の等方的エッチング
方法で除去する。
【０１０６】図１２（ｄ）： ＥＣＲプラズマエッチン
グ装置により、保護膜４から露出する半導体基体１を下
記条件でトレンチエッチングする。 Ｃｌ2 １９０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 １．５ Ｐａ マイクロ波電力 ４００ Ｗ（２．４５ＧＨｚ） ＲＦ電力 １００ Ｗ（４００ｋＨｚ） 基体温度 ２０ ℃
グ装置により、保護膜４から露出する半導体基体１を下
記条件でトレンチエッチングする。 Ｃｌ2 １９０ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 １．５ Ｐａ マイクロ波電力 ４００ Ｗ（２．４５ＧＨｚ） ＲＦ電力 １００ Ｗ（４００ｋＨｚ） 基体温度 ２０ ℃
【０１０７】このエッチング工程では、エッチングレー
トが相対的に増加するＰを開口幅の広いトレンチ６の周
縁部分に固相拡散したので、この領域の中央部分に選択
的に最大５０ｎｍ程度の凸部が形成された。また対窒化
シリコン選択比が約５０とれ、窒化シリコン膜３はほと
んどエッチングされない。
トが相対的に増加するＰを開口幅の広いトレンチ６の周
縁部分に固相拡散したので、この領域の中央部分に選択
的に最大５０ｎｍ程度の凸部が形成された。また対窒化
シリコン選択比が約５０とれ、窒化シリコン膜３はほと
んどエッチングされない。
【０１０８】形成されたトレンチ６の深さは４００ｎｍ
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
【０１０９】この後の工程、すなわち図２（ｃ）に示す
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
【０１１０】本実施例によっても、ＰＳＧのサイドウォ
ール形成による比較的簡便な方法により、開口幅の広い
トレンチの底部表面に凸部を形成することができる。こ
の凸部によりＣＭＰ時における Dishing形状の発生が防
止され、トレンチ内に埋め込む絶縁膜の表面が半導体基
体の全域にわたりほぼ平坦に研磨され、またトレンチか
ら突出する絶縁膜の厚さを極めて微小な値に制御するこ
とができる。この結果、後工程でゲート電極材料をパタ
−ニングする際のプロセスマージンが広がり、短絡等の
発生のない高集積度半導体装置を製造することができ
る。
ール形成による比較的簡便な方法により、開口幅の広い
トレンチの底部表面に凸部を形成することができる。こ
の凸部によりＣＭＰ時における Dishing形状の発生が防
止され、トレンチ内に埋め込む絶縁膜の表面が半導体基
体の全域にわたりほぼ平坦に研磨され、またトレンチか
ら突出する絶縁膜の厚さを極めて微小な値に制御するこ
とができる。この結果、後工程でゲート電極材料をパタ
−ニングする際のプロセスマージンが広がり、短絡等の
発生のない高集積度半導体装置を製造することができ
る。
【０１１１】〔実施例８〕本実施例は、トレンチエッチ
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＡｓを固相拡散に
より選択的に導入した後、トレンチエッチングして半導
体装置を製造した例である。この工程を同じく図１１〜
図１２主体とし、図２〜図４をも参照して説明する。な
お本実施例においても前実施例１と共通する部分の説明
は省略し、特徴部分の説明にとどめる。
ング工程前に、開口幅の広い保護膜から露出する半導体
基体の周縁領域に、ｎ型不純物であるＡｓを固相拡散に
より選択的に導入した後、トレンチエッチングして半導
体装置を製造した例である。この工程を同じく図１１〜
図１２主体とし、図２〜図４をも参照して説明する。な
お本実施例においても前実施例１と共通する部分の説明
は省略し、特徴部分の説明にとどめる。
【０１１２】図１１（ａ）： 半導体基体１上に保護膜
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例では保護膜４
エッチング用のレジストマスク５１はアッシング除去す
る。この状態で、全面に固相拡散用サイドウォール形成
膜１２を形成する。この固相拡散用サイドウォール形成
膜１２は、ＡｓＳＧ (Arsenic Silicate Glass) を常圧
ＣＶＤ法等で形成する。固相拡散用サイドウォール形成
膜の堆積厚さは、狭い開口幅の保護膜４が埋まる程度で
よく、例えば５００ｎｍとする。固相拡散用サイドウォ
ール形成膜形成条件の一例を示す。 ＳｉＨ4 ８０ ｓｃｃｍ ＡｓＨ3 １０ ｓｃｃｍ Ｏ2 １０００ ｓｃｃｍ Ｎ2 ３２０００ ｓｃｃｍ 圧力 常圧 基体温度 ４００ ℃ ＡｓＳＧ中のＡｓ濃度４．５ ｗｔ％
４、およびこの保護膜４に複数の開口を形成するまでは
前実施例１と同様である。ただし本実施例では保護膜４
エッチング用のレジストマスク５１はアッシング除去す
る。この状態で、全面に固相拡散用サイドウォール形成
膜１２を形成する。この固相拡散用サイドウォール形成
膜１２は、ＡｓＳＧ (Arsenic Silicate Glass) を常圧
ＣＶＤ法等で形成する。固相拡散用サイドウォール形成
膜の堆積厚さは、狭い開口幅の保護膜４が埋まる程度で
よく、例えば５００ｎｍとする。固相拡散用サイドウォ
ール形成膜形成条件の一例を示す。 ＳｉＨ4 ８０ ｓｃｃｍ ＡｓＨ3 １０ ｓｃｃｍ Ｏ2 １０００ ｓｃｃｍ Ｎ2 ３２０００ ｓｃｃｍ 圧力 常圧 基体温度 ４００ ℃ ＡｓＳＧ中のＡｓ濃度４．５ ｗｔ％
【０１１３】図１１（ｂ）： この後、市販のＳｉＯ2
エッチング装置等で固相拡散用サイドウォール形成膜１
２を全面エッチバックし、広い開口幅の保護膜４の側面
に固相拡散用サイドウォール１２ｓを残す。この際、保
護膜４の狭い開口内にも固相拡散用サイドウォール形成
膜１２が残る。この状態でアニールし、固相拡散用サイ
ドウォール１２ｓからｎ型不純物のＡｓを固相拡散し、
ｎ型不純物導入領域９ｎを形成する。固相拡散アニール
の一例を示す。 アニール雰囲気 窒素 基体温度 １０００ ℃ 時間 １０ ｓｅｃ
エッチング装置等で固相拡散用サイドウォール形成膜１
２を全面エッチバックし、広い開口幅の保護膜４の側面
に固相拡散用サイドウォール１２ｓを残す。この際、保
護膜４の狭い開口内にも固相拡散用サイドウォール形成
膜１２が残る。この状態でアニールし、固相拡散用サイ
ドウォール１２ｓからｎ型不純物のＡｓを固相拡散し、
ｎ型不純物導入領域９ｎを形成する。固相拡散アニール
の一例を示す。 アニール雰囲気 窒素 基体温度 １０００ ℃ 時間 １０ ｓｅｃ
【０１１４】図１１（ｃ）： 固相拡散用サイドウォー
ル１２ｓをフッ酸水溶液等でのウェットエッチングや、
ＣＤＥ (Chemical Dry Etching) 等の等方的エッチング
方法で除去する。
ル１２ｓをフッ酸水溶液等でのウェットエッチングや、
ＣＤＥ (Chemical Dry Etching) 等の等方的エッチング
方法で除去する。
【０１１５】図１１（ｄ）： この後、本実施例ではヘ
リコン波プラズマエッチング装置により保護膜４から露
出する半導体基体１を下記条件でエッチングし、トレン
チを形成する。 Ｃｌ2 ３０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ２０００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアスパワー ５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃
リコン波プラズマエッチング装置により保護膜４から露
出する半導体基体１を下記条件でエッチングし、トレン
チを形成する。 Ｃｌ2 ３０ ｓｃｃｍ ＨＢｒ ２０ ｓｃｃｍ 圧力 ０．２ Ｐａ ソースパワー ２０００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアスパワー ５０ Ｗ（４００ｋＨｚ） 温度 ２０ ℃
【０１１６】このエッチング工程では、エッチングレー
トが相対的に増加するＡｓを開口幅の広いトレンチ６の
周縁部分に固相拡散したので、この領域の中央部分に選
択的に最大５０ｎｍ程度の凸部が形成された。また対窒
化シリコン選択比が約５０とれ、窒化シリコン膜３はほ
とんどエッチングされない。
トが相対的に増加するＡｓを開口幅の広いトレンチ６の
周縁部分に固相拡散したので、この領域の中央部分に選
択的に最大５０ｎｍ程度の凸部が形成された。また対窒
化シリコン選択比が約５０とれ、窒化シリコン膜３はほ
とんどエッチングされない。
【０１１７】形成されたトレンチ６の深さは４００ｎｍ
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
程度の浅いものであるが、その開口パターン幅に広狭が
あり、最小開口幅は０．３μｍ程度、最大開口幅は数μ
ｍ程度である。またそのパターン密度にも疎密がある。
形成されたトレンチ６の内壁を熱酸化して酸化膜（不図
示）を２０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2
雰囲気中１０００℃で施せばよい。
【０１１８】この後の工程、すなわち図２（ｃ）に示す
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
絶縁膜８を全面に形成する工程以後は、前実施例１と同
様であるので重複する説明は省略する。
【０１１９】本実施例によっても、ＡｓＳＧのサイドウ
ォール形成による比較的簡便な方法により、開口幅の広
いトレンチの底部表面に凸部を形成することができる。
この凸部によりＣＭＰ時における Dishing形状の発生が
防止され、トレンチ内に埋め込む絶縁膜の表面が半導体
基体の全域にわたりほぼ平坦に研磨され、またトレンチ
から突出する絶縁膜の厚さを極めて微小な値に制御する
ことができる。この結果、後工程でゲート電極材料をパ
タ−ニングする際のプロセスマージンが広がり、短絡等
の発生のない高集積度半導体装置を製造することができ
る。
ォール形成による比較的簡便な方法により、開口幅の広
いトレンチの底部表面に凸部を形成することができる。
この凸部によりＣＭＰ時における Dishing形状の発生が
防止され、トレンチ内に埋め込む絶縁膜の表面が半導体
基体の全域にわたりほぼ平坦に研磨され、またトレンチ
から突出する絶縁膜の厚さを極めて微小な値に制御する
ことができる。この結果、後工程でゲート電極材料をパ
タ−ニングする際のプロセスマージンが広がり、短絡等
の発生のない高集積度半導体装置を製造することができ
る。
【０１２０】以上、本発明の半導体装置およびその製造
方法につき８例の実施例により詳しく説明したが、半導
体基体におけるトレンチパターンのレイアウト等は適宜
変更が可能である。またトレンチとしてＳＴＩの他に、
トレンチキャパシタ等他の機能素子の形成に適用しても
よい。その他、エッチング装置、ＣＶＤ装置等の構成、
各構成要素の材料等、上述した実施例には限定されな
い。
方法につき８例の実施例により詳しく説明したが、半導
体基体におけるトレンチパターンのレイアウト等は適宜
変更が可能である。またトレンチとしてＳＴＩの他に、
トレンチキャパシタ等他の機能素子の形成に適用しても
よい。その他、エッチング装置、ＣＶＤ装置等の構成、
各構成要素の材料等、上述した実施例には限定されな
い。
【０１２１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、ＳＴＩ構造を採用す
る高集積度の半導体装置の製造方法において、トレンチ
に埋め込まれた絶縁膜の側面の段差を減らすための過剰
のＣＭＰにも耐え得る半導体装置の製造方法が提供され
る。またこの結果として、ゲート電極の加工マージンを
高め、配線短絡が防止された高い歩留りの半導体装置の
製造方法を提供することができる。
の半導体装置の製造方法によれば、ＳＴＩ構造を採用す
る高集積度の半導体装置の製造方法において、トレンチ
に埋め込まれた絶縁膜の側面の段差を減らすための過剰
のＣＭＰにも耐え得る半導体装置の製造方法が提供され
る。またこの結果として、ゲート電極の加工マージンを
高め、配線短絡が防止された高い歩留りの半導体装置の
製造方法を提供することができる。
【０１２２】また本発明の半導体装置によれば、良好な
ＳＴＩ形状を有する、信頼性の高い高集積度の半導体装
置を提供することが可能となる。
ＳＴＩ形状を有する、信頼性の高い高集積度の半導体装
置を提供することが可能となる。
【図１】本発明の半導体装置の要部を示す概略断面図で
ある。
ある。
【図２】本発明の半導体装置の製造方法を示す概略工程
断面図である。
断面図である。
【図３】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図２に続く工程を示す。
断面図であり、図２に続く工程を示す。
【図４】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図３に続く工程を示す。
断面図であり、図３に続く工程を示す。
【図５】本発明の半導体装置の他の製造方法を示す概略
工程断面図である。
工程断面図である。
【図６】本発明の半導体装置の他の製造方法を示す概略
工程断面図であり、図５に続く工程を示す。
工程断面図であり、図５に続く工程を示す。
【図７】本発明の半導体装置のさらに他の製造方法を示
す概略工程断面図である。
す概略工程断面図である。
【図８】本発明の半導体装置のさらに他の製造方法を示
す概略工程断面図であり、図７に続く工程を示す。
す概略工程断面図であり、図７に続く工程を示す。
【図９】本発明の半導体装置のまたさらに他の製造方法
を示す概略工程断面図である。
を示す概略工程断面図である。
【図１０】本発明の半導体装置のまたさらに他の製造方
法を示す概略工程断面図であり、図９に続く工程を示
す。
法を示す概略工程断面図であり、図９に続く工程を示
す。
【図１１】本発明の半導体装置のまたさらに他の製造方
法を示す概略工程断面図である。
法を示す概略工程断面図である。
【図１２】本発明の半導体装置のまたさらに他の製造方
法を示す概略工程断面図であり、図１１に続く工程を示
す。
法を示す概略工程断面図であり、図１１に続く工程を示
す。
【図１３】バイアス印加型ＥＣＲプラズマエッチング装
置を示す要部概略断面図である。
置を示す要部概略断面図である。
【図１４】バイアス印加型ＭＣＲタイププラズマエッチ
ング装置を示す要部概略断面図である。
ング装置を示す要部概略断面図である。
【図１５】バイアス印加型ＩＣＰエッチング装置を示す
要部概略断面図である。
要部概略断面図である。
【図１６】バイアス印加型ヘリコン波プラズマエッチン
グ装置を示す要部概略断面図である。
グ装置を示す要部概略断面図である。
【図１７】従来の半導体装置の製造方法における問題点
を示す概略工程断面図である。
を示す概略工程断面図である。
【図１８】従来の半導体装置の製造方法における問題点
を示す概略工程断面図であり、図１７に続く工程を示
す。
を示す概略工程断面図であり、図１７に続く工程を示
す。
１…半導体基体、２…酸化シリコン膜、３…窒化シリコ
ン膜、４…保護膜、５，５１，５２，５３…レジストマ
スク、６…トレンチ、８…絶縁膜、８ｓ…段差、９ｎ…
ｎ型不純物導入領域、９ｐ…ｐ型不純物導入領域、１０
…サイドウォール形成膜、１１…サイドウォール、１２
…固相拡散用サイドウォール形成膜、１２ｓ…固相拡散
用サイドウォールＡ…メモリセル領域、Ｂ…孤立活性領
域、Ｃ…広い活性領域１１…被処理基体、１２…ステー
ジ、１３…クランパ、１６…マグネトロン、１７…マイ
クロ波導波管、１８…べルジャ、１９…エッチングチャ
ンバ、２０…ソレノイドコイル、２１…バイアス電源、
２２…ソース電源、２３…側壁電極、２４…上部電極、
２６…誘導結合コイル、２７…ヒータ、２９…ヘリコン
波アンテナ、３１…マルチポール磁石
ン膜、４…保護膜、５，５１，５２，５３…レジストマ
スク、６…トレンチ、８…絶縁膜、８ｓ…段差、９ｎ…
ｎ型不純物導入領域、９ｐ…ｐ型不純物導入領域、１０
…サイドウォール形成膜、１１…サイドウォール、１２
…固相拡散用サイドウォール形成膜、１２ｓ…固相拡散
用サイドウォールＡ…メモリセル領域、Ｂ…孤立活性領
域、Ｃ…広い活性領域１１…被処理基体、１２…ステー
ジ、１３…クランパ、１６…マグネトロン、１７…マイ
クロ波導波管、１８…べルジャ、１９…エッチングチャ
ンバ、２０…ソレノイドコイル、２１…バイアス電源、
２２…ソース電源、２３…側壁電極、２４…上部電極、
２６…誘導結合コイル、２７…ヒータ、２９…ヘリコン
波アンテナ、３１…マルチポール磁石
Claims (7)
- 【請求項１】 半導体基体上に、広い開口幅と、該広い
開口幅より狭い開口幅を有する保護膜を形成する工程、 前記保護膜の開口部に露出する前記半導体基体をエッチ
ングして、広い開口幅と、該広い開口幅より狭い開口幅
を有する複数のトレンチを形成する工程、 前記複数のトレンチに絶縁膜を埋め込むとともに、前記
保護膜上にも該絶縁膜を堆積する工程、 前記保護膜上の前記絶縁膜を選択的に除去する工程、 前記保護膜を除去し、前記複数のトレンチ内に前記絶縁
膜を残す工程以上の工程を具備する半導体装置の製造方
法であって、 前記複数のトレンチを形成する工程においては、前記広
い開口幅のトレンチの底部中央領域に凸部を形成すると
ともに、 前記複数のトレンチに絶縁膜を埋め込む工程において
は、前記広い開口幅のトレンチに埋め込まれた該絶縁膜
の表面中央領域を凸状に形成し、 前記保護膜上の前記絶縁膜を選択的に除去する工程にお
いては、前記広い開口幅のトレンチ内および狭い開口幅
のトレンチ内に残された該絶縁膜の表面を、略平坦に形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記保護膜上の前記絶縁膜を選択的に除
去する工程は、 化学的機械研磨工程を含むことを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記複数のトレンチを形成する工程にお
いては、 堆積性のガスを含むエッチングガスを用いて前記半導体
基体をエッチングすることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】 前記複数のトレンチを形成する工程にお
いては、 前記広い開口幅を有する保護膜から露出する前記半導体
基体に、選択的に不純物を導入した後、前記半導体基体
をエッチングすることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】 前記半導体基体に、選択的に不純物を導
入する工程は、 前記広い開口幅を有する保護膜から露出する前記半導体
基体の中央領域に、ｐ型不純物を導入する工程であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基体に、選択的に不純物を導
入する工程は、 前記広い開口幅を有する保護膜から露出する前記半導体
基体の周縁領域に、ｎ型不純物を導入する工程であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 半導体基体上に形成された、広い開口幅
と、該広い開口幅より狭い開口幅を有する複数のトレン
チと、 前記複数のトレンチ内に埋め込まれ、表面が略平坦な絶
縁膜とを具備する半導体装置であって、 前記広い開口幅のトレンチの底部中央領域は、凸部を有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10373732A JP2000156402A (ja) | 1998-09-18 | 1998-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26486398 | 1998-09-18 | ||
| JP10-264863 | 1998-09-18 | ||
| JP10373732A JP2000156402A (ja) | 1998-09-18 | 1998-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156402A true JP2000156402A (ja) | 2000-06-06 |
Family
ID=26546716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10373732A Pending JP2000156402A (ja) | 1998-09-18 | 1998-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156402A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818527B2 (en) | 2002-06-03 | 2004-11-16 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device with shallow trench isolation |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| WO2006080056A1 (ja) * | 2005-01-26 | 2006-08-03 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7265022B2 (en) | 2004-03-23 | 2007-09-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with STI structure |
| JP2023106301A (ja) * | 2022-01-20 | 2023-08-01 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体装置における均一なトレンチおよびその製造方法 |
-
1998
- 1998-12-28 JP JP10373732A patent/JP2000156402A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818527B2 (en) | 2002-06-03 | 2004-11-16 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device with shallow trench isolation |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7265022B2 (en) | 2004-03-23 | 2007-09-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with STI structure |
| US7557422B2 (en) | 2004-03-23 | 2009-07-07 | Kabushiki Kaisha Toshiba | Semiconductor device with STI structure |
| US7572713B2 (en) | 2004-03-23 | 2009-08-11 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with STI structure |
| WO2006080056A1 (ja) * | 2005-01-26 | 2006-08-03 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2023106301A (ja) * | 2022-01-20 | 2023-08-01 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体装置における均一なトレンチおよびその製造方法 |
| JP7560529B2 (ja) | 2022-01-20 | 2024-10-02 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体装置における均一なトレンチおよびその製造方法 |
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