TWI856444B - 半導體結構、半導體裝置及半導體結構的製造方法 - Google Patents

半導體結構、半導體裝置及半導體結構的製造方法 Download PDF

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Abstract

本揭露闡述一種具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置。所述半導體結構包括位於基底上的第一溝渠填充結構及位於基底上的第二溝渠填充結構。第一溝渠填充結構具有第一寬度及凸狀底表面。第二溝渠填充結構具有凹狀底表面及大於第一寬度的第二寬度。

Description

半導體結構、半導體裝置及半導體結構的製造 方法
本揭露是有關於一種半導體結構、半導體裝置及半導體結構的製造方法
半導體影像感測器裝置用於感測射入的可見輻射或不可見輻射(例如可見光及紅外光)。該些影像感測器利用可包括光電二極體及電晶體的畫素陣列來吸收(例如,感測)入射輻射且將感測到的輻射轉換成電性訊號。半導體影像感測器的實例是互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器。CMOS影像感測器用於例如電腦、數位相機、行動電話、平板電腦(tablet)、護目鏡及科學儀器(scientific instrument)等各種應用中。
在一些實施例中,一種半導體結構包括位於基底上的第一溝渠填充結構及位於基底上的第二溝渠填充結構。第一溝渠填 充結構具有第一寬度及凸狀底表面。第二溝渠填充結構具有凹狀底表面且第二溝渠填充結構具有大於第一寬度的第二寬度。
在一些實施例中,一種半導體裝置包括第一晶片以及第二晶片。第一晶片包括位於第一晶片的第一側上的多個畫素以及隔離所述多個畫素的第一溝渠填充結構及第二溝渠填充結構。第一溝渠填充結構具有凸狀底表面。第二溝渠填充結構接觸第一溝渠填充結構。第二溝渠填充結構具有凹狀底表面。半導體裝置更包括接合至第一晶片的第二側的第二晶片。所述第二晶片接合至所述第一晶片的第二側,其中所述第二側與所述第一側相對。
在一些實施例中,一種方法包括:在基底上形成第一圖案及第二圖案,第一圖案具有第一寬度,第二圖案具有大於第一寬度的第二寬度;在第二圖案內形成具有小於第二寬度的第三寬度的第三圖案;以及在基底上,在第一圖案之下形成第一溝渠且在第二圖案及第三圖案之下形成第二溝渠。
100:半導體裝置
102:第一基底
104:第一介電層
104t、114t:垂直尺寸
106:專用電路
108:第一內連線結構
110:第一晶片
112:第二基底
112p、2212p:突起
112p1w、112p2w、2212p1w、2212p2w:距離/寬度
112pr:距離
114:第二介電層
116:浮置裝置
118:第二內連線結構
120:第二晶片
120s1:第一側
120s2:第二側
122:輻射感測區
124:溝渠隔離結構
124A:直線部分
124Ad、124Bd、1324Ad、1324Bd:深度
124As:凸狀底表面
124Aw、124Bw、124p1w、124p2w、524Aw、524Bw、1036w、1136w、2036w:寬度
124B:交叉部分
124Bs:凹狀底表面
124p1:第一突起/突起
124p2:第二突起/突起
124pr:距離
124r:凹槽
130:介面
150:區
152:濾色片
154:金屬柵格
156:微透鏡
524A1、524A2、524B1、524B2:溝渠填充結構
600:方法
610、620、630:操作
724、1424:圖案
724A、1424A:第一圖案
724Aw:第一寬度
724B、1424B:第二圖案
724Bw:第二寬度
732、1432:罩幕層
732t、1432t、1438t、1442t、1644t、1846t:厚度
934、1746:塗層
1036:罩幕結構
1136、2036:第三圖案
1324A、2224A:第一溝渠/溝渠
1324B、2224B:第二溝渠/溝渠
1424Aw:第一寬度/寬度
1424Bw:第二寬度/寬度
1438:第一蝕刻終止層(ESL)
1442:第二蝕刻終止層(ESL)
1644:介電層
1846:第一罩幕結構
1944:第二罩幕結構
2038:第三罩幕結構
A-A’、B-B’:線
X、Z:軸
結合附圖閱讀以下詳細說明會最佳地理解本揭露的態樣。
圖1是示出根據一些實施例的具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置的剖視圖。
圖2是示出根據一些實施例的具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置的局部等角視圖。
圖3是示出根據一些實施例的具有藉由溝渠隔離結構而分隔 隔開的輻射感測區的半導體裝置的局部俯視圖。
圖4A及圖4B是示出根據一些實施例的具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置的局部剖視圖。
圖5A及圖5B是示出根據一些實施例的半導體裝置中的額外的溝渠填充結構的局部俯視圖。
圖6是根據一些實施例的用於形成具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置的方法的流程圖。
圖7至圖22B是示出根據一些實施例的具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置在其製作製程的各種階段的俯視圖及剖視圖。
現在將參照附圖闡述說明性實施例。在附圖中,相同的參考編號一般表示相同的、功能相似的及/或結構相似的元件。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本揭露。當然,該些僅為實例且不旨在進行限制。舉例而言,在本說明中將第一特徵形成於第二特徵之上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例,且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。如本文中所使用的,將第一特徵形成於第二特徵上意指第一特徵被形成為與第二特徵直接接觸。另外,本揭露可能在各種實例中重複使用參考編號及/或字母。此種 重複並非自身指示所論述的各種實施例及/或配置之間的關係。
此外,為易於說明,本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向),且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
應注意,說明書中對「一個實施例(one embodiment)」、「實施例(embodiment)」、「實例性實施例(an example embodiment)」、「示例性(exemplary)」等的引用指示所闡述的實施例可包括特定的特徵、結構或特性,但每個實施例可能並不一定包括特定的特徵、結構或特性。此外,此種片語並不一定指同一實施例。此外,當結合實施例闡述特定特徵、結構或特性時,無論是否明確闡述,結合其他實施例達成此種特徵、結構或特性將處於熟習此項技術者的知識範圍內。
應理解,本文中的片語或用語是出於說明的目的而非出於限制的目的,使得本說明書的用語或片語將由熟習相關技術者鑒於本文中的教示內容來解釋。
在一些實施例中,用語「約(about)」及「實質上(substantially)」可指示給定量的值,所述給定量在所述值的5%(例如,所述值的±1%、±2%、±3%、±4%、±5%)內變化。該些值 僅為實例且不旨在進行限制。用語「約」及「實質上」可指代如由熟習相關技術者鑒於本文中的教示內容而解釋的值的百分數。
CMOS影像感測器包括其中形成有畫素陣列或輻射感測區陣列的半導體基底(例如,矽基底)。本文中所揭露的用語「輻射感測區(radiation-sensing region)」與「畫素(pixel)」在通篇中可互換使用。輻射感測區(或畫素)被配置成將來自入射輻射的光子轉換成電性訊號。CMOS影像感測器可更包括轉移電晶體、擴散阱(diffusion well)、源極隨耦器、重置電晶體及畫素內電路(in-pixel circuit)以分配及處理電性訊號。電性訊號隨後被傳遞至附接至CMOS影像感測器的訊號處理元件。為此原因,畫素陣列上覆於多層階金屬化層(multilevel metallization layer)(例如,內連線結構)上,所述多層階金屬化層被配置成將輻射感測區內產生的電性訊號分配給適當的處理元件。
多層階金屬化層包括形成於半導體基底(substrate)的第一表面(在本文中被稱為半導體基底的「前側(front side)」表面)上的內連線結構。此外,畫素陣列延伸至半導體基底中,且被配置成接收來自半導體基底的與半導體基底的前側表面相對的第二表面的輻射。半導體基底的接收輻射的第二表面(與半導體基底的前側表面相對)在本文中被稱為半導體基底的「背側(back side)」表面。
半導體基底中的相鄰的輻射感測區(或畫素)利用隔離結構(例如深溝渠隔離(deep trench isolation,DTI)結構)電性隔 離開以使輻射感測區之間的串擾(cross talk)及訊號損失(signal loss)最小化。與前述隔離結構對齊(且形成於半導體基底的背面上)的是相應的柵格結構(grid structure),所述柵格結構提供相鄰的畫素或輻射感測區之間的光學隔離。鄰近的柵格結構共同地形成單元。
作為實例而非限制,其上形成有輻射感測區(或畫素)、處理元件、多層階金屬化層及柵格結構的基底可經由晶圓接合結構附接至在不同的基底上形成的專用積體電路(application specific integrated circuit,ASIC)。ASIC可為例如與CMOS影像感測器裝置分開製作的CMOS晶圓,其被配置成實行以上論述的訊號處理操作。
CMOS影像感測器面臨的挑戰是溝渠隔離結構的不均勻的深度。溝渠隔離結構可在水平方向上及在垂直方向上隔離輻射感測區。溝渠隔離結構可在交叉部分(cross-road portion)處相交。溝渠隔離結構的交叉部分可具有較水平直線部分及垂直直線部分大的寬度。在形成溝渠的蝕刻製程期間,由於電漿蝕刻製程的負載效應(loading effect),具有較大寬度的溝渠可具有較大的深度。CMOS影像感測器的轉移電晶體可位於溝渠隔離結構之下。如此一來,交叉部分處的較深的溝渠可能會損壞轉移電晶體的至少一部分,且因此降低CMOS影像感測器的裝置效能。
本揭露的各種實施例提供具有藉由溝渠隔離結構而分隔開(例如,藉由實質上均勻的溝渠隔離結構而分隔開)的輻射感測 區的實例性半導體裝置及其實例性製作方法。根據一些實施例,半導體裝置可包括接合至影像感測器晶片的第一側(例如,前側)的ASIC晶片。影像感測器晶片可在其第二側(例如背側)上具有CMOS影像感測器。CMOS影像感測器的輻射感測區可藉由溝渠隔離結構而隔離開。溝渠隔離結構可具有位於鄰近的輻射感測區之間的直線部分及直線部分相交的交叉部分。交叉部分的寬度可大於直線部分的寬度。在一些實施例中,輻射感測區之間的交叉溝渠可在交叉部分處形成有額外的圖案。因此,交叉部分可具有與直線部分的深度實質上相同的深度。在一些實施例中,溝渠隔離結構的直線部分可具有凸狀底表面,且交叉部分可具有凹狀底表面。在一些實施例中,交叉部分的深度與直線部分的深度之間的差值可介於約1埃至約8000埃的範圍內。所述差值對直線部分的深度之比率可小於約20%。在一些實施例中,利用交叉部分處的額外的圖案,直線部分及交叉部分處的溝渠隔離結構的深度均勻性可提高約20%至約40%,且CMOS影像感測器的裝置效能可提高約5%至約10%。
圖1是示出根據一些實施例的具有藉由溝渠隔離結構124而分隔開的輻射感測區122的半導體裝置100的剖視圖。根據一些實施例,溝渠隔離結構124可為實質上均勻的溝渠隔離結構。如圖1所示,半導體裝置100可包括在介面130處進行接合的第一晶片110與第二晶片120。第一晶片110可接合至第二晶片120的第一側120s1。在一些實施例中,第一晶片110可為ASIC晶片, 並且可包括第一基底102、第一介電層104、專用電路106(application-specific circuit)及第一內連線結構108。在一些實施例中,第二晶片120可為具有影像感測器裝置的影像感測器晶片,並且可包括第二基底112、第二介電層114、第二內連線結構118、浮置裝置116、輻射感測區122及溝渠隔離結構124。輻射感測區122及溝渠隔離結構124可設置於與第一側120s1相對的第二側120s2上。
第一基底102及第二基底112可各自包含半導體材料,例如矽及鍺。在一些實施例中,第一基底102及第二基底112可包括結晶矽(crystalline silicon)基底(例如,晶圓)。在一些實施例中,第一基底102及第二基底112可包括(i)元素半導體,例如鍺;(ii)化合物半導體,包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦;(iii)合金半導體,包含碳化矽鍺、矽鍺、砷磷化鎵、磷化鎵銦、砷化鎵銦、砷磷化鎵銦、砷化鋁銦及/或砷化鋁鎵;或(iv)其組合。在一些實施例中,第一基底102與第二基底112可包含相同的半導體材料。在一些實施例中,第一基底102與第二基底112可包含彼此不同的半導體材料。此外,第一基底102及第二基底112可端視設計要求(例如,p型基底或n型基底)來進行摻雜。在一些實施例中,第一基底102及第二基底112可包含矽且可被摻雜p型摻雜劑(例如,硼、銦、鋁或鎵)或n型摻雜劑(例如,磷或砷)。
參照圖1,第一介電層104可設置於第一基底102上,且 第二介電層114可設置於第二基底112上。第一介電層104與第二介電層114可在介面130處進行接合。在一些實施例中,第一介電層104及第二介電層114可各自包含介電材料,例如氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(SiNx)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)及其組合。在一些實施例中,第一介電層104與第二介電層114可包含相同的介電材料。在一些實施例中,第一介電層104與第二介電層114可包含彼此不同的介電材料。在一些實施例中,第一介電層104及第二介電層114可包括介電層的堆疊,且可將第一晶片110接合至第二晶片120。
在一些實施例中,在介面130處將第一介電層104接合至第二介電層114之後,第一內連線結構108可接合至且電性連接至第二內連線結構118。第一晶片110與第二晶片120之間的接合可包括第一介電層104與第二介電層114之間的介電質-介電質接合(dielectric-to-dielectric bond)以及第一內連線結構108與第二內連線結構118之間的金屬-金屬接合(metal-to-metal bond)。第一晶片110與第二晶片120之間的接合可被稱為「晶圓接合(wafer bond)」。在一些實施例中,介電質-介電質接合可包括氧化物-氧化物接合(oxide-to-oxide bond)。在一些實施例中,第一介電層104可具有沿Z軸的介於約2微米至約8微米的範圍內的垂直尺寸104t(例如,厚度)。第二介電層114可具有沿Z軸的介於約2微米至約8微米的範圍內的垂直尺寸114t(例如,厚度)。
參照圖1,第一內連線結構108可設置於第一介電層104 中,且第二內連線結構118可設置於第二介電層114中。在一些實施例中,第一內連線結構108及第二內連線結構118中的每一者可包括一或多個金屬線及/或金屬通孔。第一內連線結構108及第二內連線結構118可包含鋁(Al)、鎢(W)、銅(Cu)、釕(Ru)、鉬(Mo)、鎳(Ni)、鉍(Bi)、鈧(Sc)、鈦(Ti)、鈷(Co)、銀(Ag)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、金屬合金及其他合適的導電材料。第一內連線結構108及第二內連線結構118可將位於第二晶片120上的輻射感測區122處的影像感測器連接至位於第一晶片110上的專用電路106。
專用電路106可設置於第一基底102上,且可經由第一內連線結構108及第二內連線結構118以及浮置裝置116連接至位於第二晶片120上的影像感測器裝置。專用電路106可包括類比至數位轉換器(analog-to-digital converter,ADC)、計數器、記憶體儲存裝置及其組合以處理由位於第二晶片120上的影像感測器裝置產生的電性訊號。
參照圖1,輻射感測區122及溝渠隔離結構124可設置於第二晶片120的第二側120s2上。在一些實施例中,端視所關心的輻射波長而定,輻射感測區122可包含例如矽、鍺及矽鍺等半導體材料。舉例而言,矽可用於可見光應用(例如,介於約380奈米至740奈米之間),且鍺可用於紅外線應用(例如,波長介於約940奈米至約1550奈米之間)。矽鍺可用於可見光與紅外線之間的 波長。作為實例而非限制,可用於輻射感測區122的額外的材料包括III-V族的半導體材料,例如砷化鎵、磷化鎵、磷化銦及氮化鎵。在一些實施例中,輻射感測區122可包括影像感測器裝置,以將感測到的入射輻射轉換成電性訊號以用於在第一晶片110中進一步處理。
在一些實施例中,浮置裝置(float device)116可設置於第二基底112中且位於輻射感測區122與第二內連線結構118之間。在一些實施例中,浮置裝置116可包括轉移電晶體以將由輻射感測區122產生的電性訊號轉移至第二內連線結構118。在一些實施例中,浮置裝置116的至少一部分可設置於溝渠隔離結構124之下,如圖1及圖2所示。圖2是示出根據一些實施例的如圖1所示的半導體裝置100中的區150的等角視圖(isometric view)。僅為了清晰及便於說明,圖2中未示出溝渠隔離結構124。
溝渠隔離結構124可設置於鄰近的輻射感測區122之間以將輻射感測區122之間的串擾及訊號損失最小化。圖3是示出根據一些實施例的如圖1及圖2所示的半導體裝置100中的區150的俯視圖。圖4A是示出根據一些實施例的半導體裝置100沿圖3所示的線A-A’的剖視圖。圖4B是示出根據一些實施例的半導體裝置100沿圖3所示的線B-B’的剖視圖。如圖3、圖4A及圖4B所示,溝渠隔離結構124可包括直線部分124A及交叉部分124B。直線部分124A可在鄰近的輻射感測區122之間在水平方向上或在垂直方向上延伸。交叉部分124B可位於溝渠隔離結構124的水 平直線部分與垂直直線部分相交的位置。
如圖3、圖4A及圖4B所示,溝渠隔離結構124的直線部分124A可具有沿線A-A’(例如,X軸)的介於約40奈米至約100奈米的範圍內的寬度124Aw。溝渠隔離結構124的交叉部分124B可具有沿線B-B’的介於約80奈米至約400奈米的範圍內的寬度124Bw。在一些實施例中,由於在溝渠隔離結構124的形成期間輻射感測區122的隅角被修圓,因此寬度124Bw對寬度124Aw之比率可介於約2至約4的範圍內。
參照圖4A,溝渠隔離結構124的直線部分124A可具有沿Z軸的介於約2微米至約4微米的範圍內的深度124Ad。在一些實施例中,直線部分124A的深度124Ad對寬度124Aw之比率可介於約20至約100的範圍內。深度124Ad對寬度124Aw之比率可被稱為溝渠隔離結構124的直線部分124A的縱橫比(aspect ratio)。參照圖4B,溝渠隔離結構124的交叉部分124B可具有沿Z軸的介於約2微米至約4微米的範圍內的深度124Bd。在一些實施例中,交叉部分124B的深度124Bd對寬度124Bw之比率可介於約5至約50的範圍內。深度124Bd對寬度124Bw之比率可被稱為溝渠隔離結構124的交叉部分124B的縱橫比。在一些實施例中,由於溝渠隔離結構124的高縱橫比,因此溝渠隔離結構124亦可被稱為深溝渠隔離(deep trench isolation,DTI)結構。在一些實施例中,溝渠隔離結構124可藉由使用例如氧化矽及高介電常數介電材料等隔離材料填充溝渠而形成。用語「高k(high-k)」可 指高介電常數。在半導體裝置結構及製造製程的領域中,高介電常數可指大於SiO2的介電常數的介電常數(例如,大於約3.9)。高介電常數介電材料可包括氧化鉿(HfO2)、氧化鋯(ZrO2)及其他合適的高介電常數介電材料。在一些實施例中,隔離材料可填充溝渠,且可在第二晶片120的第二側120s2上沈積隔離材料。因此,溝渠隔離結構124亦可被稱為溝渠填充結構。
在一些實施例中,深度124Ad與124Bd之間的差值可小於約8000埃。所述差值對深度124Ad之比率(即,[深度124Bd-深度124Ad]對[深度124Ad]之比率)(被稱為深度差比率(depth difference ratio))可小於約20%。若所述差值大於約8000埃,或者所述比率大於約20%,則溝渠隔離結構124的交叉部分124B可具有更大的深度,並且位於溝渠隔離結構124之下的浮置裝置116可能會被損壞。由於溝渠隔離結構124的直線部分124A與交叉部分124B之間的深度差較小,因此半導體裝置100可具有深度實質上均勻的溝渠隔離結構124。因此,對位於交叉部分124B之下的浮置裝置116造成的損壞可減小,且半導體裝置100的裝置效能可提高。在一些實施例中,在溝渠隔離結構124的深度差比率小於約20%的情況下,溝渠隔離結構124的深度均勻性可提高約20%至約40%。根據一些實施例,隨著深度均勻性的改良,半導體裝置100的裝置效能可提高約5%至約10%。
參照圖4A及圖4B,溝渠隔離結構124的直線部分124A可具有凸狀底表面124As,且交叉部分124B可具有凹狀底表面 124Bs。如圖4B所示,交叉部分124B的凹狀底表面124Bs可包括第一突起124p1、第二突起124p2及凹槽124r。在一些實施例中,第一突起124p1可具有沿線B-B’的介於約40奈米至約200奈米的範圍內的寬度124p1w。第二突起124p2可具有沿線B-B’的介於約40奈米至約200奈米的範圍內的寬度124p2w。在一些實施例中,寬度124p1w與寬度124p2w之間的差值對寬度124Bw之比率(即,[寬度124p1w-寬度124p2w]對[寬度124Bw]之比率)可小於約20%。若所述差值對寬度124Bw之比率大於約20%,則溝渠隔離結構124的交叉部分124B可具有更大的深度,且位於溝渠隔離結構124之下的浮置裝置116可能會被損壞。
在一些實施例中,凹槽124r與突起124p1及124p2之間沿Z軸的距離124pr可介於約10埃至約2000埃的範圍內。距離124pr對深度124Ad之比率可介於約0.02%至約5%的範圍內。若所述距離大於約2000埃,或者所述比率大於約5%,則溝渠隔離結構124的交叉部分124B可具有更大的深度,並且位於溝渠隔離結構124之下的浮置裝置116可能會被損壞。若所述距離小於約10埃,或者所述比率小於約0.02%,則形成溝渠隔離結構124的製造成本可能會增加。
圖5A及圖5B是示出根據一些實施例的半導體裝置100中的額外的溝渠填充結構的局部俯視圖。在一些實施例中,如圖5A及圖5B所示,半導體裝置100可包括溝渠填充結構524A1及524B1以及溝渠填充結構524A2及524B2。溝渠填充結構524A1 及524A2可具有沿線A-A’的寬度524Aw。溝渠填充結構524B1及524B2可具有沿線B-B’的寬度524Bw。寬度524Bw對寬度524Aw之比率可介於約2至約100的範圍內。溝渠填充結構524A1與524B1之間以及溝渠填充結構524A2與524B2之間的深度差比率可小於約20%。因此,溝渠填充結構524A1、524B1、524A2及524B2可具有實質上均勻的深度。根據一些實施例,利用溝渠填充結構524A1、524B1、524A2及524B2的實質上均勻的深度,半導體裝置100的裝置效能可提高約5%至約10%。
在一些實施例中,半導體裝置100可更包括濾色片152、金屬柵格154及微透鏡156,如圖1所示。濾色片152可設置於第二晶片120的第二側120s2上以及輻射感測區122之上。在一些實施例中,濾色片152可包括紅色濾色片、綠色濾色片及藍色濾色片。金屬柵格154可設置於第二晶片120的第二側120s2上及溝渠隔離結構124之上。濾色片152可設置於金屬柵格154的側壁之間。微透鏡156可設置於第二晶片120的第二側120s2上及濾色片152之上,且因此設置於輻射感測區122之上。入射輻射可經由微透鏡156、濾色片152及第二晶片120的第二側120s2上的隔離材料進入輻射感測區122。
圖6是根據一些實施例的用於形成具有藉由溝渠隔離結構而分隔開的輻射感測區的半導體裝置100的實例性方法600的流程圖。在一些實施例中,溝渠隔離結構彼此可為實質上均勻的。方法600可不限於在半導體裝置100中形成溝渠隔離結構。方法 600可適用於在例如以下其他合適的半導體裝置中形成溝渠填充結構:三維(three-dimensional,3D)深溝渠電容器(deep trench capacitor,DTC)、3D金屬-絕緣體-金屬(metal-insulator-metal,MIM)電容器以及CMOS裝置中的淺溝渠隔離及矽溝渠。在方法600的各種操作之間可實行額外的製程,並且僅為了清晰及便於說明,可省略所述額外的製程。可在方法600之前、在方法600期間及/或在方法600之後提供額外的製程;本文中簡要闡述該些額外的製程中的一或多者。此外,可能不需要所有操作來實行本文中所提供的揭露。另外,一些操作可同時實行或者以不同於圖6所示的次序實行。在一些實施例中,除了或代替當前闡述的操作,亦可實行一或多個其他操作。
出於說明性目的,將參照用於形成如圖7至圖22B所示的半導體裝置100的實例性製作製程來闡述圖6所示的操作。圖7至圖22B是示出根據一些實施例的具有藉由溝渠隔離結構124(例如,實質上均勻的溝渠隔離結構)而分隔開的輻射感測區122的半導體裝置100在其製作製程的各種階段的俯視圖及剖視圖。上面闡述了圖7至圖2B中與圖1至圖4B中的元件具有相同的註解的元件。
參照圖6,方法600首先進行操作610以及在基底上形成第一圖案及第二圖案的製程,第一圖案具有第一寬度,第二圖案具有大於第一寬度的第二寬度。舉例而言,如圖7、圖8A及圖8B所示,可在第二基底112上形成第一圖案724A及第二圖案724B。 在一些實施例中,如圖7所示,第一圖案724A可為形成於第二基底112上的圖案724的直線部分,且第二圖案724B可為形成於第二基底112上的圖案724的交叉部分。第一圖案724A可具有沿線A-A’的介於約40奈米至約100奈米的範圍內的第一寬度724Aw。第二圖案724B可具有沿線B-B’的介於約80奈米至約400奈米的範圍內的第二寬度724Bw。在一些實施例中,第二寬度724Bw可大於第一寬度724Aw,且由於在第一圖案724A及第二圖案724B的形成期間的隅角修圓效應(corner rounding effect),第二寬度724Bw對第一寬度724Aw之比率可介於約2至約4的範圍內。
第一圖案724A及第二圖案724B的形成可包括在第二基底112上形成罩幕層732且對罩幕層732進行圖案化。可在第二基底112上藉由化學氣相沈積(chemical vapor deposition,CVD)、物理氣相沈積(physical vapor deposition,PVD)及/或其他合適的沈積方法毯覆式沈積罩幕層732。罩幕層732的組成可包含SiOx、SiNx、SiON及/或其他合適的材料。圖案化製程可包括在罩幕層732上沈積光阻,將光阻暴露於圖案,實行曝光後烘烤製程(post-exposure bake process),以及對光阻進行顯影以形成包括光阻的罩幕元件。當一或多種蝕刻製程依序移除罩幕層732的被暴露出的區時,罩幕元件可用於保護硬罩幕層732的被覆蓋的區。在一些實施例中,罩幕層732可具有沿Z軸的介於約10奈米至約1000奈米的範圍內的厚度732t。
參照圖6,在操作620中,可在第二圖案內形成第三圖 案。第三圖案具有小於第二寬度的第三寬度。舉例而言,如圖9A至圖12所示,可在第二圖案724B內形成第三圖案1136。第三圖案1136可具有小於第二寬度724Bw的寬度1136w。在一些實施例中,第三圖案1136的形成可包括在第一圖案724A及第二圖案724B上沈積塗層934,在塗層934上及第二圖案724B上方形成罩幕結構1036以及蝕刻罩幕結構1036及塗層934。
在一些實施例中,可在罩幕層732上毯覆式沈積塗層934以覆蓋第一圖案724A及第二圖案724B。在一些實施例中,塗層934可包括藉由CVD、PVD、原子層沈積(atomic layer deposition,ALD)及/或其他沈積方法進行毯覆式沈積的碳系介電材料。在一些實施例中,塗層934可為包含碳系介電材料的底部抗反射塗佈(bottom anti-reflection coating,BARC)層。塗層934可填充第一圖案724A及第二圖案724B的開口。
如圖10B所示,在沈積塗層934之後,可在第二圖案724B上方形成罩幕結構1036。在一些實施例中,罩幕結構1036可藉由圖案化製程形成。圖案化製程可包括在塗層934上沈積光阻,將光阻暴露於圖案,實行曝光後烘烤製程,以及對光阻進行顯影以形成罩幕結構1036。在一些實施例中,罩幕結構1036可包含碳系光阻或矽系光阻。在一些實施例中,罩幕結構1036可包含一或多層介電材料。
在一些實施例中,如圖10B所示,罩幕結構1036可具有沿線B-B’的介於約40奈米至約600奈米的範圍內的寬度1036w。 端視後續的蝕刻製程而定,寬度1036w可大於或小於第二寬度724Bw。在一系列蝕刻製程之後,罩幕結構1036的寬度1036w可減小。在一些實施例中,寬度1036w對第二寬度724Bw之比率可介於約50%至約150%的範圍內。若所述比率小於約50%,則第一圖案724A及第二圖案724B在後續蝕刻製程之後可能不會形成具有實質上均勻的深度的溝渠。若所述比率大於約150%,則第二圖案724B可被罩幕結構1036阻擋,並且可不在第二基底112中形成溝渠。
如圖11A、圖11B及圖12所示,在形成罩幕結構1036之後,可蝕刻罩幕結構1036及塗層934以形成第三圖案1136。在一些實施例中,可藉由乾式蝕刻製程來蝕刻罩幕結構1036及塗層934。在一些實施例中,乾式蝕刻製程可為在約10毫托(mTorr)至約100毫托的壓力下、在約0℃至約60℃的溫度下實行的定向蝕刻製程(directional etching process)。乾式蝕刻製程可使用包括氧電漿及氬氣電漿(argon plasma)等的蝕刻劑。在乾式蝕刻製程之後,可移除第一圖案724A中的塗層934,且塗層934中位於第二圖案724B內的一部分可保留下來且形成第三圖案1136。在一些實施例中,第三圖案1136可具有沿線B-B’的寬度1136w。寬度1136w可小於寬度124Bw。在一些實施例中,寬度1136w可介於約60奈米至約300奈米的範圍內。
參照圖6,在操作630中,在第一圖案之下形成第一溝渠,且在第二圖案及第三圖案之下形成第二溝渠。舉例而言,如圖 13A及圖13B所示,可在第一圖案724A之下形成第一溝渠1324A,且可在第二圖案724B及第三圖案1136之下形成第二溝渠1324B。在一些實施例中,可藉由電漿蝕刻製程來形成第一溝渠1324A及第二溝渠1324B。在一些實施例中,電漿蝕刻製程可使用包括氯(Cl2)或溴化氫(HBr)等的蝕刻劑來蝕刻半導體材料。在一些實施例中,蝕刻劑可包括氟系電漿,例如六氟化硫(SF6)、三氟化氮(NF3)及四氟化碳(CF4)。在一些實施例中,電漿蝕刻製程可包括在蝕刻循環期間使用蝕刻劑SF6且在沈積循環期間使用八氟異丁烯(C4F8)的波希(bosch)蝕刻製程。在一些實施例中,電漿蝕刻製程可使用包括以下的蝕刻劑來蝕刻介電材料(例如SiOx):CF4、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、C4F8、八氟環戊烯(C5F8)、六氟丙烯(C3F6)、氬氣、氧氣及其組合。在一些實施例中,電漿蝕刻製程可在約10毫托至約100毫托的壓力下、在約0℃至約60℃的溫度下實行。在一些實施例中,電漿蝕刻製程可實行約20分鐘至約60分鐘以形成第一溝渠1324A及第二溝渠1324B。
在一些實施例中,第二基底112中的第一溝渠1324A可具有沿Z軸的介於約2微米至約4微米的範圍內的深度1324Ad。深度1324Ad可實質上相同於深度124Ad,如圖4A所示。第二基底112中的第二溝渠1324B可具有沿Z軸的介於約2微米至約4微米的範圍內的深度1324Bd。深度1324Bd可實質上相同於深度124Bd,如圖4B所示。在一些實施例中,第一溝渠1324A與第二溝渠1324B可具有實質上相同的深度。深度1324Ad與深度1324Bd 之間的差值可小於約8000埃。所述差值對深度1324Ad之比率(即,[深度1324Ad-深度1324Bd]對[深度1324Ad]之比率)(亦被稱為深度差比率)可小於約20%。在一些實施例中,在電漿蝕刻製程之後,可在位於第二溝渠1324B的底表面處的第二基底112上形成突起112p。如圖13B所示,突起112p的頂表面與溝渠1324B的底表面之間的距離112pr可介於約10埃至約2000埃的範圍內,相似於圖4B所示的距離124pr。距離112pr對深度1324Ad之比率可介於約0.02%至約5%的範圍內。在一些實施例中,突起112p與第二溝渠1324B的鄰近的側壁之間沿線B-B’的距離112p1w及112p2w可介於約40奈米至約200奈米的範圍內。寬度112p1w與寬度112p2w之間的差值對寬度1324Bw之比率(即,[寬度112p1w-寬度112p2w]對[寬度1324Bw]之比率)可小於約20%。
由於第一溝渠1324A與第二溝渠1324B之間的深度差較小,因此半導體裝置100可具有深度實質上均勻且深度差比率小於約20%的溝渠。因此,對位於溝渠1324B之下的浮置裝置116造成的損壞可減小,並且半導體裝置100的裝置效能可提高。在一些實施例中,利用第三圖案1136,第一溝渠1324A及第二溝渠1324B的深度均勻性可提高約20%至約40%。隨著溝渠1324A及1324B的深度均勻性的改良,半導體裝置100的裝置效能可提高約5%至約10%。
如圖4A及4B所示,在形成第一溝渠1324A及第二溝渠1324B之後,可形成溝渠隔離結構124。溝渠隔離結構124的形成 可包括使用例如氧化矽等介電材料填充第一溝渠1324A及第二溝渠1324B。在一些實施例中,可利用適用於可流動介電材料的沈積方法來沈積介電材料。舉例而言,可利用可流動化學氣相沈積(flowable chemical vapor deposition,FCVD)來沈積可流動氧化矽。在填充第一溝渠1324A及第二溝渠1324B之後,可在第二基底112上及溝渠隔離結構124之間形成輻射感測區122。化學機械研磨(chemical mechanical polishing,CMP)製程可隨後移除罩幕層732且對溝渠隔離結構124的頂表面及輻射感測區122的頂表面進行平坦化。
在一些實施例中,可在第二圖案內形成第三圖案,而無需圖10A及圖10B所示的額外的圖案化製程。舉例而言,如圖14至圖22B所示,可利用自對準圖案化製程(self-aligned patterning process)形成第三圖案2036。如圖14、圖15A及圖15B所示,可在第二基底112上形成第一圖案1424A及第二圖案1424B。在一些實施例中,如圖14、圖15A及圖15B所示,第一圖案1424A可為形成於第二基底112上的圖案1424的直線部分,且第二圖案1424B可為形成於第二基底112上的圖案1424的交叉部分。第一圖案1424A可具有沿線A-A’的介於約40奈米至約100奈米的範圍內的第一寬度1424Aw。第二圖案1424B可具有沿線B-B’的介於約80奈米至約400奈米的範圍內的第二寬度1424Bw。在一些實施例中,由於在第一圖案1424A及第二圖案1424B的形成期間的隅角修圓效應,寬度1424Bw可大於寬度1424Aw,且寬度 1424Bw對寬度1424Aw之比率可介於約2至約4的範圍內。
第一圖案1424A及第二圖案1424B的形成可包括在第二基底112上形成第一蝕刻終止層(etch stop layer,ESL)1438,在第一ESL 1438上形成罩幕層1432,在罩幕層1432上形成第二ESL 1442,以及對第二ESL 1442及罩幕層1432進行圖案化。可在第二基底112上藉由CVD、PVD及/或其他合適的沈積方法依序毯覆式沈積第一ESL 1438、罩幕層1432及第二ESL 1442。罩幕層1432的組成可包括SiOx、SiNx、SiON及/或其他合適的材料。第一ESL 1438及第二ESL 1442的組成可包括SiNx、碳化矽(SiC)、碳氮化矽(SiCN)及/或其他合適的材料。在一些實施例中,第一ESL 1438與第二ESL 1442可包含相同的介電材料。在一些實施例中,罩幕層1432可包含具有與第一ESL 1438及第二ESL 1442中的介電材料不同的蝕刻速率的介電材料。在一些實施例中,第一ESL 1438及第二ESL 1442可包含SiNx,且罩幕層可包含SiOx
圖案化製程可包括在第二ESL 1442上沈積光阻,將光阻暴露於圖案,實行曝光後烘烤製程,以及對光阻進行顯影以形成包括光阻的罩幕元件。當一或多種蝕刻製程依序移除第二ESL 1442及罩幕層1432的被暴露出的區時,罩幕元件可用於保護第二ESL 1442的被覆蓋的區。在一些實施例中,第一ESL 1438可具有沿Z軸的介於約1奈米至約50奈米的範圍內的厚度1438t。罩幕層1432可具有沿Z軸的介於約10奈米至約1000奈米的範圍內的厚度1432t。第二ESL 1442可具有沿Z軸的介於約1奈米至約50奈米 的範圍內的厚度1442t。
如圖17A及圖17B所示,在形成第一圖案1424A及第二圖案1424B之後,可在第二ESL 1442上沈積介電層1644。在一些實施例中,可在第二ESL 1442上藉由CVD、ALD及/或其他合適的沈積方法毯覆式沈積介電層1644。在沈積介電層1644之後,可填充第一圖案1424A,且第二圖案1424B可具有開口。在一些實施例中,介電層1644可具有介於約50奈米至約100奈米的範圍內的厚度1644t。在一些實施例中,介電層1644可包含SiOx、SiON及/或其他合適的材料。
如圖17A及圖17B所示,在沈積介電層1644之後,可在介電層1644上沈積塗層1746。在一些實施例中,可在第二介電層1644上藉由CVD、ALD及/或其他合適的沈積方法毯覆式沈積塗層1746。在沈積塗層1746之後,可填充第二圖案1424B。在一些實施例中,塗層1746可為包含碳系介電材料的BARC層。
如圖18A至圖21所示,在沈積塗層1746之後,可在第二圖案1424B中形成第三圖案2036。第三圖案2036的形成可包括蝕刻塗層1746、蝕刻介電層1644以及蝕刻第一ESL 1438及第二ESL 1442。如圖18A及圖18B所示,可藉由電漿蝕刻製程來蝕刻塗層1746以在第二圖案1424B的開口內形成第一罩幕結構1846。在一些實施例中,電漿蝕刻製程可包含例如氧電漿等蝕刻劑。在一些實施例中,在電漿蝕刻製程之後,第一罩幕結構1846可具有沿Z軸的介於約50奈米至約100奈米的範圍內的厚度1846t。
如圖19A及圖19B所示,在蝕刻塗層1746之後,可蝕刻介電層1644。在一些實施例中,可藉由電漿蝕刻製程來蝕刻介電層1644。電漿蝕刻製程可為定向蝕刻製程,且可包含氟系蝕刻劑、氬氣、氧氣及其他合適的蝕刻劑。在電漿蝕刻製程之後,可移除第一圖案1424A中的介電層1644。介電層1644的位於第二圖案1424B的開口內及第一罩幕結構1846之下的一部分可保留下來且形成第二罩幕結構1944。
如圖20A、圖20B及圖21所示,在蝕刻介電層1644之後,可蝕刻第一ESL 1438及第二ESL 1442。在一些實施例中,可藉由電漿蝕刻製程來蝕刻第一ESL 1438及第二ESL 1442。電漿蝕刻製程可包含例如CF4及其他合適的蝕刻劑等蝕刻劑。在電漿蝕刻製程之後,可移除第二ESL 1442及被暴露出的第一ESL 1438。第一ESL 1438的位於第二圖案1424B的開口內及第二罩幕結構1944之下的一部分可保留下來且形成第三罩幕結構2038。在一些實施例中,第二罩幕結構1944及第三罩幕結構2038可充當第三圖案2036。由於沒有額外的圖案化製程來形成第三圖案2036,因此第三圖案2036的形成可被稱為自對準圖案化製程。在一些實施例中,第三圖案2036可具有沿線B-B’的寬度2036w。寬度2036w可小於寬度1424Bw。在一些實施例中,寬度2036w可介於約60奈米至約300奈米的範圍內。
如圖22A及圖22B所示,在形成第三圖案2036之後,可形成第一溝渠2224A及第二溝渠2224B。在一些實施例中,藉由 電漿蝕刻製程,可在第一圖案1424A之下形成第一溝渠2224A,且可在第二圖案1424B及第三圖案2036之下形成第二溝渠2224B。所述電漿蝕刻製程可相同於形成第一溝渠1324A及第二溝渠1324B的電漿蝕刻製程,如圖13A及圖13B所示。在一些實施例中,第一溝渠2224A與第二溝渠2224B可具有實質上相同的深度。在一些實施例中,在電漿蝕刻製程之後,可在位於第二溝渠2224B的底表面處的第二基底112上形成突起2212p。在一些實施例中,突起2212p與第二溝渠2224B的鄰近的側壁之間沿線B-B’的距離2212p1w及2212p2w可介於約40奈米至約200奈米的範圍內。寬度2212p1w與寬度2212p2w之間的差值對寬度2224Bw之比率(即,[寬度2212p1w-寬度2212p2w]對[寬度2224Bw]之比率)可小於約10%。相較於圖13A及圖13B中的溝渠1324A及1324B而言,藉由自對準圖案化製程形成的溝渠2224A及2224B可改良深度均勻性,且進而改良對稱的突起2212p。
如圖4A及圖4B所示,在形成第一溝渠2224A及第二溝渠2224B之後,可形成溝渠隔離結構124、輻射感測區122且進行後續的CMP製程。儘管本揭露闡述了用於在半導體裝置100中形成溝渠隔離結構124(例如,具有實質上均勻的深度)的方法,然而所述方法可應用於形成對於其他半導體裝置具有不同寬度且深度實質上均勻的溝渠。
本揭露的各種實施例提供具有藉由深度溝渠隔離結構124(例如,實質上均勻的溝渠隔離結構)而分隔開的輻射感測區 122的實例半導體裝置100。根據一些實施例,半導體裝置100可包括接合至第二晶片120的第一側120s1的第一晶片110。第二晶片120可在其第二側120s2上具有輻射感測區122。輻射感測區122可藉由溝渠隔離結構124而隔離開。溝渠隔離結構124可具有位於鄰近的輻射感測區122之間的直線部分124A及直線部分124A相交的交叉部分124B。交叉部分124B的寬度124Bw可大於直線部分124A的寬度124Aw。在一些實施例中,位於輻射感測區122之間的交叉部分124B可在交叉部分處形成有第三圖案1136或第三圖案2036。因此,交叉部分124B可具有深度124Bd,所述深度實質上相同於直線部分124A的深度124Ad。在一些實施例中,溝渠隔離結構124的直線部分124A可具有凸狀底表面124As,且交叉部分124B可具有凹狀底表面124Bs。在一些實施例中,深度124Ad與124Bd的差值可介於約1埃至約8000埃的範圍內。所述差值對直線部分124A的深度124Ad之比率可小於約20%。在一些實施例中,利用位於交叉部分處的第三圖案1136或2036,位於直線部分124A及交叉部分124B處的溝渠隔離結構124的深度均勻性可提高約20%至約40%,且半導體裝置100的裝置效能可提高約5%至約10%。
在一些實施例中,一種半導體結構包括位於基底上的第一溝渠填充結構及位於基底上的第二溝渠填充結構。第一溝渠填充結構具有第一寬度及凸狀底表面。第二溝渠填充結構具有凹狀底表面及大於第一寬度的第二寬度。在一實施例中,所述第一溝渠 填充結構具有第一深度,且所述第二溝渠填充結構具有第二深度,並且其中所述第一深度與所述第二深度之間的差值對所述第一深度之比率小於20%。在一實施例中,所述第二溝渠填充結構更包括位於所述凹狀底表面處的突起及凹槽,且其中所述突起與所述凹槽之間的距離介於10埃至2000埃的範圍內。在一實施例中,所述距離對所述第一溝渠填充結構的深度之比率介於0.02%至5%的範圍內。在一實施例中,所述第一溝渠填充結構具有深度,且其中所述深度對所述第一寬度之比率介於20至100的範圍內。在一實施例中,所述深度介於2微米至4微米的範圍內。在一實施例中,所述第二溝渠填充結構具有深度,且其中所述深度對所述第二寬度之比率介於5至50的範圍內。在一實施例中,所述第二寬度對所述第一寬度之比率介於2至100的範圍內。在一實施例中,所述第一寬度介於40奈米至100奈米的範圍內,且所述第二寬度介於80奈米至400奈米的範圍內。
在一些實施例中,一種半導體裝置包括第一晶片。第一晶片包括位於第一晶片的第一側上的多個畫素以及隔離所述多個畫素的第一溝渠填充結構及第二溝渠填充結構。第一溝渠填充結構具有凸狀底表面。第二溝渠填充結構接觸第一溝渠填充結構。第二溝渠填充結構具有凹狀底表面。半導體裝置更包括接合至第一晶片的第二側的第二晶片。所述第二側與所述第一側相對。在一實施例中,所述第一溝渠填充結構具有第一深度,且所述第二溝渠填充結構具有第二深度,並且其中所述第一深度與所述第二深度之間 的差值對所述第一深度之比率小於約20%。在一實施例中,所述第二溝渠填充結構包括位於所述凹狀底表面處的突起及凹槽,且其中所述突起與所述凹槽之間的距離對所述第一溝渠填充結構的深度之比率介於0.02%至5%的範圍內。在一實施例中,所述第一溝渠填充結構具有第一寬度,且所述第二溝渠填充結構具有第二寬度,並且其中所述第二寬度對所述第一寬度之比率介於2至100的範圍內。
在一些實施例中,一種方法包括:在基底上形成第一圖案及第二圖案,第一圖案具有第一寬度,第二圖案具有大於第一寬度的第二寬度;在第二圖案內形成具有小於第二寬度的第三寬度的第三圖案;以及在基底上,在第一圖案之下形成第一溝渠且在第二圖案及第三圖案之下形成第二溝渠。在一實施例中,形成所述第一圖案及所述第二圖案包括:在所述基底上沈積罩幕層;以及將所述罩幕層蝕刻成所述第一圖案及所述第二圖案。在一實施例中,形成所述第三圖案包括:在所述第一圖案及所述第二圖案上沈積介電材料;在位於所述第二圖案上方的所述介電材料上形成罩幕結構;以及蝕刻所述介電材料及所述罩幕結構。在一實施例中,形成所述第一圖案及所述第二圖案包括:在所述基底上沈積第一蝕刻終止層;在所述第一蝕刻終止層上沈積罩幕層;在所述罩幕層上沈積第二蝕刻終止層;以及蝕刻所述罩幕層及所述第二蝕刻終止層。在一實施例中,形成所述第三圖案包括:在所述第一圖案及所述第二圖案上沈積介電材料以填充所述第一圖案;在所述介電材料上沈積 塗層以填充所述第二圖案;蝕刻所述塗層及所述介電材料以在所述第二圖案中形成罩幕結構;以及移除被所述第一圖案、所述罩幕結構及所述第二圖案暴露出的所述第一蝕刻終止層。在一實施例中,形成所述第一溝渠及所述第二溝渠包括使用氟基電漿蝕刻具有所述第一圖案、所述第二圖案及所述第三圖案的所述基底。在一實施例中,所述的方法更包括使用介電材料填充所述第一溝渠及所述第二溝渠。
應理解,實施方式部分而非發明摘要旨在用於解釋申請專利範圍。發明摘要可陳述發明人所設想的本揭露的一或多個但並非所有可能的實施例,且因此,並不旨在以任何方式限制所附申請專利範圍。
以上揭露概述了若干實施例的特徵,以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解,他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到,此種等效構造並不背離本揭露的精神及範圍,而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替、及變更。
100:半導體裝置
102:第一基底
104:第一介電層
104t、114t:垂直尺寸
106:專用電路
108:第一內連線結構
110:第一晶片
112:第二基底
114:第二介電層
116:浮置裝置
118:第二內連線結構
120:第二晶片
120s1:第一側
120s2:第二側
122:輻射感測區
124:溝渠隔離結構
130:介面
150:區
152:濾色片
154:金屬柵格
156:微透鏡
X、Z:軸

Claims (10)

  1. 一種半導體結構,包括:第一溝渠填充結構,位於基底上,其中所述第一溝渠填充結構具有第一寬度及凸狀底表面;以及第二溝渠填充結構,位於所述基底上,其中:所述第二溝渠填充結構具有凹狀底表面;以及所述第二溝渠填充結構具有大於所述第一寬度的第二寬度,且所述第二溝渠填充結構位於所述第一溝渠填充結構的多個直線部分相交的位置。
  2. 如請求項1所述的半導體結構,其中所述第一溝渠填充結構具有第一深度,且所述第二溝渠填充結構具有第二深度,並且其中所述第一深度與所述第二深度之間的差值對所述第一深度之比率小於20%。
  3. 如請求項1所述的半導體結構,其中所述第二溝渠填充結構更包括位於所述凹狀底表面處的突起及凹槽,且其中所述突起與所述凹槽之間的距離介於10埃至2000埃的範圍內,所述距離對所述第一溝渠填充結構的深度之比率介於0.02%至5%的範圍內。
  4. 如請求項1所述的半導體結構,其中所述第一溝渠填充結構具有深度,且其中所述深度對所述第一寬度之比率介於20至100的範圍內
  5. 如請求項1所述的半導體結構,其中所述第二溝渠 填充結構具有深度,且其中所述深度對所述第二寬度之比率介於5至50的範圍內,所述第二寬度對所述第一寬度之比率介於2至100的範圍內。
  6. 一種半導體裝置,包括:第一晶片,其中所述第一晶片包括:多個畫素,位於所述第一晶片的第一側上;第一溝渠填充結構及第二溝渠填充結構,將所述多個畫素彼此隔離,其中:所述第一溝渠填充結構具有凸狀底表面;所述第二溝渠填充結構接觸所述第一溝渠填充結構;以及所述第二溝渠填充結構具有凹狀底表面;以及第二晶片,接合至所述第一晶片的第二側,其中所述第二側與所述第一側相對。
  7. 一種半導體結構的製造方法,包括:在基底上形成第一圖案及第二圖案,所述第一圖案具有第一寬度,所述第二圖案具有大於所述第一寬度的第二寬度;在所述第二圖案內形成具有小於所述第二寬度的第三寬度的第三圖案;以及在所述基底上,在所述第一圖案之下形成第一溝渠,且在所述第二圖案及所述第三圖案之下形成第二溝渠。
  8. 如請求項7所述的方法,其中形成所述第一圖案及 所述第二圖案包括:在所述基底上沈積罩幕層;以及將所述罩幕層蝕刻成所述第一圖案及所述第二圖案,其中形成所述第三圖案包括:在所述第一圖案及所述第二圖案上沈積介電材料;在位於所述第二圖案上方的所述介電材料上形成罩幕結構;以及蝕刻所述介電材料及所述罩幕結構。
  9. 如請求項7所述的方法,其中形成所述第一圖案及所述第二圖案包括:在所述基底上沈積第一蝕刻終止層;在所述第一蝕刻終止層上沈積罩幕層;在所述罩幕層上沈積第二蝕刻終止層;以及蝕刻所述罩幕層及所述第二蝕刻終止層,其中形成所述第三圖案包括:在所述第一圖案及所述第二圖案上沈積介電材料以填充所述第一圖案;在所述介電材料上沈積塗層以填充所述第二圖案;蝕刻所述塗層及所述介電材料以在所述第二圖案中形成罩幕結構;以及移除被所述第一圖案、所述罩幕結構及所述第二圖案暴露出的所述第一蝕刻終止層。
  10. 如請求項7所述的方法,其中形成所述第一溝渠及所述第二溝渠包括使用氟基電漿蝕刻具有所述第一圖案、所述第二圖案及所述第三圖案的所述基底。
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