JP4347431B2 - トレンチ素子分離方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の素子分離方法に係り、特にトレンチ素子分離方法に関する。
【０００２】
【従来の技術】
メモリ半導体装置が高集積化且つ微細化されていくにつれ、素子間を分離する素子分離領域の縮少は重要な項目として擡げられている。素子分離領域の形成は全ての製造工程段階における初期段階の工程であり、活性領域の大きさ及び後工程段階の工程マージン（ｍａｒｇｉｎ）を左右することになる。従って、チップパターン全体を比例縮少していくにおいて素子分離領域の比例縮少は必須である。
【０００３】
一般に、半導体装置の製造に広く用いられる選択的酸化による素子分離方法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；以下ＬＯＣＯＳ）は、その工程が簡単であるという利点がある。然し、２５６Ｍ ＤＲＡＭ級以上の高集積化された半導体装置における前記ＬＯＣＯＳ工程は、素子分離の幅（Ｗｉｄｔｈ）が減少するにつれ、酸化の際に伴うバーズビーク（Ｂｉｒｄ´ｓ Ｂｅａｋ）によるパンチスルーやフィールド酸化膜の厚さ減少等と言った問題点によってその限界に至っている。
【０００４】
ＬＯＣＯＳ工程の問題点を改善するために提案されたトレンチを用いた素子分離方法は、ＬＯＣＯＳ方法の様に熱酸化工程によらずフィールド酸化膜が形成されるので、熱酸化工程によって誘発されるＬＯＣＯＳ方法における短所をある程度減らすことができる。尚、半導体基板に一定の深さのトランチを形成しその内部を絶縁物質にて埋め込むため、同一の素子分離の幅に対してＬＯＣＯＳより深い素子分離深さを有し得る。
【０００５】
トレンチ素子分離方法が論文”Ａ Ｈｉｇｈｌｙ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ Ｐｒｏｃｅｓｓ ｆｏｒ ＤｅｅｐＳｕｂｍｉｃｒｏｎ ＤＲＡＭｓ”（５７〜 ６０ページ、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ、 １９９３、著者：Ｐ．Ｆａｚａｎｅｔａｌ．）に例をあげて開示されている。
【０００６】
図１は前記論文によるトレンチ素子分離段階を図示している。パッド酸化膜とシリコン窒化膜とを形成し( 段階Ｉ及びＩＩ) 、シリコン窒化膜上にトレンチの形成される部分を露出させるためのフォトレジストパターンを形成する( 段階ＩＩＩ）。前記フォトレジストパターンをマスクとして使ってシリコン窒化膜とパッド酸化膜とをパタニングし（段階ＩＶ）、フォトレジストパターンを取り除いた後（段階Ｖ）、パタニングされたシリコン窒化膜とパッド酸化膜とをマスクとして使い基板を蝕刻することによってトレンチを形成する（段階ＶＩ）。トレンチ側壁を熱酸化させ、トレンチを埋め込む酸化膜をＣＶＤ方法を用いて形成する( 段階ＶＩＩ）。トレンチを埋め込むＣＶＤ酸化膜をＣＭＰ（Ｃｈｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して平坦化させる（段階ＶＩＩＩ）。パタニングされたシリコン窒化膜を取り除く（段階ＩＸ）。図示してはいないが、段階ＩＸの後酸化膜の側壁に酸化物スペーサを形成し、パッド酸化膜を湿式蝕刻して素子分離層を完成する。
【０００７】
【本発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、全体製造工程数の減少されたトレンチ素子分離方法を提供することである。
【０００８】
本発明が果たそうとする別の技術的課題は、後続されるアラインキー形成工程を省略できるトレンチ素子分離方法を提供することである。
【０００９】
【課題を解決する為の手段】
前記課題を果たすためのトレンチ素子分離方法によると、半導体基板上にパタニングされたフォトレジストを形成する。次いで、前記パタニングされたフォトレジストを蝕刻マスクとして使い前記半導体基板を所定深さで蝕刻してトレンチを形成し、前記パタニングされたフォトレジストを取り除く。引続き、前記トレンチをシリコン酸化膜で埋め込み、シリコン酸化膜で埋め込まれたトレンチの形成された結果物に対して前記半導体基板が露出されるまで平坦化しトレンチ素子分離膜を完成する。次いで、前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に湿式蝕刻して、前記平坦化の処理による半導体基板損傷または汚染を取り除きつつ、前記素子分離膜と前記半導体基板表面との間の段差を形成し、前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いる。
【００１０】
前記半導体基板上にパタニングされたフォトレジストを蝕刻マスクとして用いる。従って、パッド酸化膜形成、シリコン窒化膜形成、パタニング及び除去工程段階を縮められる。
【００１２】
また、前記化学−機械的研磨工程後、前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に蝕刻することによって前記素子分離膜表面と前記半導体基板表面との段差を形成し、前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いるので、当該段差をアラインキーとして使えるとともに、前記化学−機械的研磨工程による半導体基板の損傷や汚染をも最小化できる。
【００１３】
そして、本発明によれば、形成される素子の特性を向上させる為工程がさらに追加されることもあり得るが、その例として、マスクパターンの取り除かれた結果物全面に薄い熱酸化膜を形成しトレンチ形成の際に生じた欠陥を取り除くことができる。また、前記シリコン酸化膜を埋め込む段階の後、熱処理工程を遂行して前記シリコン酸化膜の結合を強化できる。尚、物質層形成の前、半導体基板上に酸化膜を形成し、物質層と半導体基板の接着性を強化できる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。然し、本発明は以下に開示される実施例に限定されなく相違なる様々な形態で具現される筈であり、本実施例は単に本発明の開始を完全にし、通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供されるのである。添付された図面において多くの膜と領域等の厚さは明瞭性のために強調された。また或る膜が他の膜または基板上に存在すると指称される時、他の膜または基板の真上にもあり得るし、層間膜が存在することもあり得る。図面において同一参照符号は同一部材を表す。図２に示したトレンチ素子分離工程段階以外にも、トレンチ素子分離領域の分離特性を向上させるための様々な段階を追加できる。
【００１５】
図２を参照すれば、半導体基板の一面にフォトレジストパターンを形成し（段階Ａ）、前記半導体基板内にトレンチを形成する（段階Ｂ）。次いで、前記フォトレジストパターンを取り除き（段階Ｃ）、トレンチを絶縁物質で埋め込んだ後（段階Ｄ）、平坦化させる（段階Ｅ）。図２に示した様に、本発明のトレンチ素子分離工程が単にフォトレジストパターンをマスクとして用いるため、図１に示した４つの段階、即ち、パッド酸化膜形成段階Ｉ、シリコン窒化膜形成段階ＩＩ、シリコン窒化膜パタニング段階ＩＶ、及びシリコン窒化膜除去段階ＩＸ等の段階が不要になる。これによって半導体素子製造工程を単純化できるので製造経費の節減が可能である。
【００１６】
＜参考例＞
前記工程による本発明の前提となる参考例を図３乃至図６を参照して説明する。
【００１７】
図３を参照すれば、半導体基板５１の一面に蝕刻マスクとして用いられた物質、例えばフォトレジストを塗布してフォトレジスト層を形成した後、前記基板の一部を露出させる様にパタニングしてパタニングされた物質層５３を形成する。望ましい参考例によれば、前記マスクパターン５３を形成する前、薄い熱酸化膜や化学気相蒸着法を用いたシリコン酸化膜を形成して、前記マスクパターン５３と基板５１との接着性を向上できる。尚、前記マスクパターン５３はフォトレジストの代わりにシリコン酸化物でもその形成が可能であるが、この時はより微細なトレンチが形成できる。
【００１８】
図４を参照すれば、前記マスクパターン５３を蝕刻マスクとして使い、前記基板５１を所定深さで蝕刻することでトレンチＴを形成する。
【００１９】
図５は絶縁層５７を形成する段階を図示したものである。
【００２０】
例えば、前記マスクパターン５３がフォトレジストにて形成された場合、前記マスクパターン５３をフォトレジストアシング（Ａｓｈｉｎｇ）の様な通常の方法で取り除く。次いで、前記トレンチＴを埋め込み、前記基板５１上に所定の厚さを持つ絶縁層５７を形成する。
【００２１】
前記絶縁層５７は、不純物のドープされていないシリコン酸化物（ＵＳＧ）にて形成でき、化学気相蒸着法、例えば高密度プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｚｍａ）を用いた化学気相蒸着法で形成できる。
【００２２】
以上述べた様に、前記マスクパターン５３をシリコン酸化物にて形成する場合、前記マスクパターン５３は前記絶縁層５７形成の前に取り除くか、以降の前記絶縁層５７平坦化の際に取り除ける。
【００２３】
本発明の前提となる望ましい参考例によれば、トレンチを形成するためのプラズマ蝕刻時発生できる基板５１の欠陥及びストレスを取り除くため、前記絶縁層５７形成の前、マスクパターン５３の取り除かれた結果物全面に約５０〜２５０オングストロームの厚さの薄い熱酸化膜５５を形成できる。
【００２４】
また、本発明の前提となる望ましい参考例によれば、前記絶縁層の形成後、前記絶縁層５７の結合を強化させるための熱処理工程を７００℃〜１２００℃、望ましくは約１０００℃、窒素（Ｎ2 ）雰囲気で３０分〜１６時間、望ましくは約１時間位実施できる。
【００２５】
図６を参照すれば、前記半導体基板５１が露出されるまでＣＭＰして、前記絶縁層５７を平坦化することによってトレンチを埋め込む素子分離膜５９を形成する。次いで、図示されてはいないが、犠牲酸化工程を通じて犠牲酸化膜を５０〜２００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、またはスレショルド電圧調節用イオン注入を行った後、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）やフッ酸（ＨＦ) の様なシリコン酸化膜エッチャントを用いて前記犠牲酸化膜を取り除く工程を更に備えられる。
【００２６】
この様な犠牲酸化工程は、ＣＭＰ工程により発生できる基板表面の欠陥や損傷等を回復させる役割をし、従って、良質のゲート酸化膜成長が可能になる。本発明によるトレンチ素子分離後形成されたゲート酸化膜の電気的特性を測った結果が図１４に図示されている。
【００２７】
以上述べた様に、本発明の前提となる参考例によれば、フォトレジストをマスクとして使って基板にトレンチを形成し、トレンチ形成後このマスクを取り除くため、従来のパッド酸化膜成長工程、窒化膜蒸着工程、此れらのパターンを形成する為の蝕刻工程、及び除去工程等が不要になるので、従来に比べてより単純化した工程を通じて素子分離膜形成が可能である。
【００２８】
＜比較例＞
図７乃至図９は比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。比較例は参考例における前記ＣＭＰ工程後、素子分離膜が基板に比べてリセスされる様にするのを除いては前記参考例と同一に進められる。
【００２９】
図７を参照すれば、参考例と同じく、絶縁層５７を形成し、前記絶縁層５７を前記半導体基板５１が露出されるまでＣＭＰして平坦化する段階まで進める。次いで、前記素子分離膜５９を一定の深さで蝕刻して、前記基板５１に比べてリセスされた素子分離膜５９’を形成する。この節、前記蝕刻は、素子分離膜５９のみを選択的に蝕刻できるエッチャント、例えば硝酸（ＨＮＯ３）、水酸化アンモニウム（ＮＨ４ＯＨ) 及び過酸化水素水（Ｈ２Ｏ２）が混合された溶液、あるいはフッ酸（ＨＦ）の様な酸化物エッチャントを用いた湿式蝕刻を用いるか、プラズマによる乾式蝕刻が用いられる。
【００３０】
この時、蝕刻される深さ、即ち蝕刻により形成される素子分離膜５９’表面と基板５１表面との段差を１００〜１０００オングストローム程度にするのが望ましい。この段差は以降の工程、例えばゲート電極形成の為の写真工程でアラインキー（ａｌｉｇｎ ｋｅｙ）として使える。従来の一般的なトレンチ素子分離方法によれば、ＣＭＰ後の平坦度が良好なので最終構造で段差が殆どなくなり、後続工程の為のアラインキーパターンを別に形成しなければならない。然し、前記比較例のように、アライン装備により認識される程の段差を形成することで、アラインキー形成工程を削除できる。
【００３１】
以降、図８及び図９に示した様に、リセスされた素子分離膜５９´の形成された結果物全面に、犠牲酸化工程を追加して犠牲酸化膜５８を５０〜２００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、あるいはスレショルド電圧調節用イオン注入を行った後、ＢＯＥもしくはフッ酸の様な酸化膜エッチャントを使い前記犠牲酸化膜５８を取り除くことで、素子分離膜５９´を完成できる。
【００３２】
以上説明した比較例によると、ＣＭＰ後素子分離膜を選択的に蝕刻して素子分離膜と基板間の段差を形成した後、これを後続工程でアラインキーとして活用する。従って、製造工程をより単純化できる。
【００３３】
図１０及び図１１は本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。本発明の実施例は前提となる参考例における前記ＣＭＰ工程後、前記比較例とは反対に、基板５１が素子分離膜５９に比べてリセスされる様にするのを除いては前記参考例と同一に進められる。
【００３４】
＜実施例＞
図１０を参照すれば、先ず、絶縁層５７を形成し、前記絶縁層５７を前記半導体基板５１が露出されるまでＣＭＰして平坦化する段階までは前記参考例と同じ方法で進める。次いで、前記基板のみを蝕刻できるエッチャント、例えばフッ化アンモニウム（ＮＨ4 Ｆ）とフッ酸（ＨＦ）とが混合された溶液を用いた湿式蝕刻を通じて前記基板５１を選択的に一定の深さで蝕刻する。
【００３５】
これによって、前記基板５１表面は素子分離膜５９に比べてリセスされた形態を有することになる。この様に基板表面を一定の深さで蝕刻するのは、ＣＭＰ工程中発生できるストレスやそれによる欠陥、あるいはＣＭＰで用いられるスラリー中に含まれているパーティクル（Ｐａｒｔｉｃｌｅ）を基板表面で取り除く為である。
【００３６】
図１１を参照すれば、リセスの形成された前記結果物全面に、犠牲酸化工程を通じて犠牲酸化膜（図示せず）を５０〜４００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、又はスレショルド電圧調節用イオン注入を行った後、ＢＯＥやフッ酸の様な酸化膜エッチャントを使い前記犠牲酸化膜を取り除くことで、素子分離膜５９を完成する。
【００３７】
この時、示した様に前記犠牲酸化膜除去の際にオーバーエッチ（ｏｖｅｒ−ｅｔｃｈｉ）を行って、前記基板５１表面と素子分離膜５９表面を平坦にすることができる。
【００３８】
尚、前記比較例と同じく、素子分離膜表面と基板表面との段差が１００〜１０００オングストローム程度になる様前記基板５１を蝕刻し、この段差を後続工程のアラインキーとして使えるが、この場合は、前記犠牲酸化膜除去の際にオーバーエッチしない。
【００３９】
以上、説明した実施例によれば、参考例と同じ工程単純化の効果を奏で、これと共に、ＣＭＰ後半導体基板を選択的に蝕刻することでＣＭＰによる半導体基板損傷や汚染等を最小化できる。また、前記比較例と同じく素子分離膜表面と基板表面との段差を後続工程でアラインキーとして活用することで、製造工程をより単純化できる。
【００４０】
図１２乃至図１４は本発明の前提となる参考例によるトレンチ素子分離後、素子の電気的特性を測った結果を図示したグラフである。
【００４１】
図１２及び図１３はｐ−ｎ接合間の漏れ電流密度を測った結果であり、図１２は長方形のアクティブパターンを形成した場合、図１３はライン型のアクティブパターンを複数個形成した場合ｐ−ｎ接合の多くの地点から漏れ電流密度を測った結果である。従来のシリコン窒化膜パターンをマスクとして使ってトレンチを形成した場合ａと本発明によるフォトレジストパターン蝕刻マスクとして使った場合ｂが各々図示されており、本発明の場合、ｐ−ｎ接合領域で発生される漏れ電流密度は従来に比べて少ないか（図１２）、あるいは殆ど同じ（図１３）であることがわかる。
【００４２】
図１４はゲート酸化膜特性を測ったグラフで、ゲート酸化膜とゲート電極を形成した後、ＭＯＳキャパシタの電流−電圧特性を測った結果である。
【００４３】
示した様に、電流−電圧特性曲線が非常に良好であることが分かり、本発明と同じくＣＭＰ工程を基板表面が露出されるまで進めても素子の電気的特性は影響を受けないと言うことが分かる。
【００４４】
【発明の効果】
前述の如く本発明によれば、トレンチ形成のためのマスクとしてフォトレジストを使うため従来のパッド酸化膜及び窒化膜形成工程と、パタニング工程、ＣＭＰ後除去工程を縮められる。従って、従来に比べて工程を単純化できるので製造費用を節減できる。また、これと共に、ＣＭＰ後半導体基板を選択的に蝕刻することでＣＭＰによる半導体基板損傷や汚染等を最小化できるとともに、素子分離膜表面と基板表面との段差を後続工程でアラインキーとして活用することもできる。
【００４５】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野における通常の知識を有した者にとって可能であることは明らかである。
【図面の簡単な説明】
【図１】 従来技術によるトレンチ素子分離工程段階を図示した図面である。
【図２】 本発明によるトレンチ素子分離工程段階を図示した図面である。
【図３】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図４】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図５】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図６】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図７】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図８】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図９】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１０】 本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１１】 本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１２】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【図１３】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【図１４】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【符号の説明】
５１…半導体基板
５３…マスクパターン
５５…熱酸化膜
５７…絶縁層
５８…犠牲酸化膜
５９、５９’…素子分離膜
【発明の属する技術分野】
本発明は半導体装置の素子分離方法に係り、特にトレンチ素子分離方法に関する。
【０００２】
【従来の技術】
メモリ半導体装置が高集積化且つ微細化されていくにつれ、素子間を分離する素子分離領域の縮少は重要な項目として擡げられている。素子分離領域の形成は全ての製造工程段階における初期段階の工程であり、活性領域の大きさ及び後工程段階の工程マージン（ｍａｒｇｉｎ）を左右することになる。従って、チップパターン全体を比例縮少していくにおいて素子分離領域の比例縮少は必須である。
【０００３】
一般に、半導体装置の製造に広く用いられる選択的酸化による素子分離方法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；以下ＬＯＣＯＳ）は、その工程が簡単であるという利点がある。然し、２５６Ｍ ＤＲＡＭ級以上の高集積化された半導体装置における前記ＬＯＣＯＳ工程は、素子分離の幅（Ｗｉｄｔｈ）が減少するにつれ、酸化の際に伴うバーズビーク（Ｂｉｒｄ´ｓ Ｂｅａｋ）によるパンチスルーやフィールド酸化膜の厚さ減少等と言った問題点によってその限界に至っている。
【０００４】
ＬＯＣＯＳ工程の問題点を改善するために提案されたトレンチを用いた素子分離方法は、ＬＯＣＯＳ方法の様に熱酸化工程によらずフィールド酸化膜が形成されるので、熱酸化工程によって誘発されるＬＯＣＯＳ方法における短所をある程度減らすことができる。尚、半導体基板に一定の深さのトランチを形成しその内部を絶縁物質にて埋め込むため、同一の素子分離の幅に対してＬＯＣＯＳより深い素子分離深さを有し得る。
【０００５】
トレンチ素子分離方法が論文”Ａ Ｈｉｇｈｌｙ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ Ｐｒｏｃｅｓｓ ｆｏｒ ＤｅｅｐＳｕｂｍｉｃｒｏｎ ＤＲＡＭｓ”（５７〜 ６０ページ、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ、 １９９３、著者：Ｐ．Ｆａｚａｎｅｔａｌ．）に例をあげて開示されている。
【０００６】
図１は前記論文によるトレンチ素子分離段階を図示している。パッド酸化膜とシリコン窒化膜とを形成し( 段階Ｉ及びＩＩ) 、シリコン窒化膜上にトレンチの形成される部分を露出させるためのフォトレジストパターンを形成する( 段階ＩＩＩ）。前記フォトレジストパターンをマスクとして使ってシリコン窒化膜とパッド酸化膜とをパタニングし（段階ＩＶ）、フォトレジストパターンを取り除いた後（段階Ｖ）、パタニングされたシリコン窒化膜とパッド酸化膜とをマスクとして使い基板を蝕刻することによってトレンチを形成する（段階ＶＩ）。トレンチ側壁を熱酸化させ、トレンチを埋め込む酸化膜をＣＶＤ方法を用いて形成する( 段階ＶＩＩ）。トレンチを埋め込むＣＶＤ酸化膜をＣＭＰ（Ｃｈｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して平坦化させる（段階ＶＩＩＩ）。パタニングされたシリコン窒化膜を取り除く（段階ＩＸ）。図示してはいないが、段階ＩＸの後酸化膜の側壁に酸化物スペーサを形成し、パッド酸化膜を湿式蝕刻して素子分離層を完成する。
【０００７】
【本発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、全体製造工程数の減少されたトレンチ素子分離方法を提供することである。
【０００８】
本発明が果たそうとする別の技術的課題は、後続されるアラインキー形成工程を省略できるトレンチ素子分離方法を提供することである。
【０００９】
【課題を解決する為の手段】
前記課題を果たすためのトレンチ素子分離方法によると、半導体基板上にパタニングされたフォトレジストを形成する。次いで、前記パタニングされたフォトレジストを蝕刻マスクとして使い前記半導体基板を所定深さで蝕刻してトレンチを形成し、前記パタニングされたフォトレジストを取り除く。引続き、前記トレンチをシリコン酸化膜で埋め込み、シリコン酸化膜で埋め込まれたトレンチの形成された結果物に対して前記半導体基板が露出されるまで平坦化しトレンチ素子分離膜を完成する。次いで、前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に湿式蝕刻して、前記平坦化の処理による半導体基板損傷または汚染を取り除きつつ、前記素子分離膜と前記半導体基板表面との間の段差を形成し、前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いる。
【００１０】
前記半導体基板上にパタニングされたフォトレジストを蝕刻マスクとして用いる。従って、パッド酸化膜形成、シリコン窒化膜形成、パタニング及び除去工程段階を縮められる。
【００１２】
また、前記化学−機械的研磨工程後、前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に蝕刻することによって前記素子分離膜表面と前記半導体基板表面との段差を形成し、前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いるので、当該段差をアラインキーとして使えるとともに、前記化学−機械的研磨工程による半導体基板の損傷や汚染をも最小化できる。
【００１３】
そして、本発明によれば、形成される素子の特性を向上させる為工程がさらに追加されることもあり得るが、その例として、マスクパターンの取り除かれた結果物全面に薄い熱酸化膜を形成しトレンチ形成の際に生じた欠陥を取り除くことができる。また、前記シリコン酸化膜を埋め込む段階の後、熱処理工程を遂行して前記シリコン酸化膜の結合を強化できる。尚、物質層形成の前、半導体基板上に酸化膜を形成し、物質層と半導体基板の接着性を強化できる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。然し、本発明は以下に開示される実施例に限定されなく相違なる様々な形態で具現される筈であり、本実施例は単に本発明の開始を完全にし、通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供されるのである。添付された図面において多くの膜と領域等の厚さは明瞭性のために強調された。また或る膜が他の膜または基板上に存在すると指称される時、他の膜または基板の真上にもあり得るし、層間膜が存在することもあり得る。図面において同一参照符号は同一部材を表す。図２に示したトレンチ素子分離工程段階以外にも、トレンチ素子分離領域の分離特性を向上させるための様々な段階を追加できる。
【００１５】
図２を参照すれば、半導体基板の一面にフォトレジストパターンを形成し（段階Ａ）、前記半導体基板内にトレンチを形成する（段階Ｂ）。次いで、前記フォトレジストパターンを取り除き（段階Ｃ）、トレンチを絶縁物質で埋め込んだ後（段階Ｄ）、平坦化させる（段階Ｅ）。図２に示した様に、本発明のトレンチ素子分離工程が単にフォトレジストパターンをマスクとして用いるため、図１に示した４つの段階、即ち、パッド酸化膜形成段階Ｉ、シリコン窒化膜形成段階ＩＩ、シリコン窒化膜パタニング段階ＩＶ、及びシリコン窒化膜除去段階ＩＸ等の段階が不要になる。これによって半導体素子製造工程を単純化できるので製造経費の節減が可能である。
【００１６】
＜参考例＞
前記工程による本発明の前提となる参考例を図３乃至図６を参照して説明する。
【００１７】
図３を参照すれば、半導体基板５１の一面に蝕刻マスクとして用いられた物質、例えばフォトレジストを塗布してフォトレジスト層を形成した後、前記基板の一部を露出させる様にパタニングしてパタニングされた物質層５３を形成する。望ましい参考例によれば、前記マスクパターン５３を形成する前、薄い熱酸化膜や化学気相蒸着法を用いたシリコン酸化膜を形成して、前記マスクパターン５３と基板５１との接着性を向上できる。尚、前記マスクパターン５３はフォトレジストの代わりにシリコン酸化物でもその形成が可能であるが、この時はより微細なトレンチが形成できる。
【００１８】
図４を参照すれば、前記マスクパターン５３を蝕刻マスクとして使い、前記基板５１を所定深さで蝕刻することでトレンチＴを形成する。
【００１９】
図５は絶縁層５７を形成する段階を図示したものである。
【００２０】
例えば、前記マスクパターン５３がフォトレジストにて形成された場合、前記マスクパターン５３をフォトレジストアシング（Ａｓｈｉｎｇ）の様な通常の方法で取り除く。次いで、前記トレンチＴを埋め込み、前記基板５１上に所定の厚さを持つ絶縁層５７を形成する。
【００２１】
前記絶縁層５７は、不純物のドープされていないシリコン酸化物（ＵＳＧ）にて形成でき、化学気相蒸着法、例えば高密度プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｚｍａ）を用いた化学気相蒸着法で形成できる。
【００２２】
以上述べた様に、前記マスクパターン５３をシリコン酸化物にて形成する場合、前記マスクパターン５３は前記絶縁層５７形成の前に取り除くか、以降の前記絶縁層５７平坦化の際に取り除ける。
【００２３】
本発明の前提となる望ましい参考例によれば、トレンチを形成するためのプラズマ蝕刻時発生できる基板５１の欠陥及びストレスを取り除くため、前記絶縁層５７形成の前、マスクパターン５３の取り除かれた結果物全面に約５０〜２５０オングストロームの厚さの薄い熱酸化膜５５を形成できる。
【００２４】
また、本発明の前提となる望ましい参考例によれば、前記絶縁層の形成後、前記絶縁層５７の結合を強化させるための熱処理工程を７００℃〜１２００℃、望ましくは約１０００℃、窒素（Ｎ2 ）雰囲気で３０分〜１６時間、望ましくは約１時間位実施できる。
【００２５】
図６を参照すれば、前記半導体基板５１が露出されるまでＣＭＰして、前記絶縁層５７を平坦化することによってトレンチを埋め込む素子分離膜５９を形成する。次いで、図示されてはいないが、犠牲酸化工程を通じて犠牲酸化膜を５０〜２００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、またはスレショルド電圧調節用イオン注入を行った後、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）やフッ酸（ＨＦ) の様なシリコン酸化膜エッチャントを用いて前記犠牲酸化膜を取り除く工程を更に備えられる。
【００２６】
この様な犠牲酸化工程は、ＣＭＰ工程により発生できる基板表面の欠陥や損傷等を回復させる役割をし、従って、良質のゲート酸化膜成長が可能になる。本発明によるトレンチ素子分離後形成されたゲート酸化膜の電気的特性を測った結果が図１４に図示されている。
【００２７】
以上述べた様に、本発明の前提となる参考例によれば、フォトレジストをマスクとして使って基板にトレンチを形成し、トレンチ形成後このマスクを取り除くため、従来のパッド酸化膜成長工程、窒化膜蒸着工程、此れらのパターンを形成する為の蝕刻工程、及び除去工程等が不要になるので、従来に比べてより単純化した工程を通じて素子分離膜形成が可能である。
【００２８】
＜比較例＞
図７乃至図９は比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。比較例は参考例における前記ＣＭＰ工程後、素子分離膜が基板に比べてリセスされる様にするのを除いては前記参考例と同一に進められる。
【００２９】
図７を参照すれば、参考例と同じく、絶縁層５７を形成し、前記絶縁層５７を前記半導体基板５１が露出されるまでＣＭＰして平坦化する段階まで進める。次いで、前記素子分離膜５９を一定の深さで蝕刻して、前記基板５１に比べてリセスされた素子分離膜５９’を形成する。この節、前記蝕刻は、素子分離膜５９のみを選択的に蝕刻できるエッチャント、例えば硝酸（ＨＮＯ３）、水酸化アンモニウム（ＮＨ４ＯＨ) 及び過酸化水素水（Ｈ２Ｏ２）が混合された溶液、あるいはフッ酸（ＨＦ）の様な酸化物エッチャントを用いた湿式蝕刻を用いるか、プラズマによる乾式蝕刻が用いられる。
【００３０】
この時、蝕刻される深さ、即ち蝕刻により形成される素子分離膜５９’表面と基板５１表面との段差を１００〜１０００オングストローム程度にするのが望ましい。この段差は以降の工程、例えばゲート電極形成の為の写真工程でアラインキー（ａｌｉｇｎ ｋｅｙ）として使える。従来の一般的なトレンチ素子分離方法によれば、ＣＭＰ後の平坦度が良好なので最終構造で段差が殆どなくなり、後続工程の為のアラインキーパターンを別に形成しなければならない。然し、前記比較例のように、アライン装備により認識される程の段差を形成することで、アラインキー形成工程を削除できる。
【００３１】
以降、図８及び図９に示した様に、リセスされた素子分離膜５９´の形成された結果物全面に、犠牲酸化工程を追加して犠牲酸化膜５８を５０〜２００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、あるいはスレショルド電圧調節用イオン注入を行った後、ＢＯＥもしくはフッ酸の様な酸化膜エッチャントを使い前記犠牲酸化膜５８を取り除くことで、素子分離膜５９´を完成できる。
【００３２】
以上説明した比較例によると、ＣＭＰ後素子分離膜を選択的に蝕刻して素子分離膜と基板間の段差を形成した後、これを後続工程でアラインキーとして活用する。従って、製造工程をより単純化できる。
【００３３】
図１０及び図１１は本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。本発明の実施例は前提となる参考例における前記ＣＭＰ工程後、前記比較例とは反対に、基板５１が素子分離膜５９に比べてリセスされる様にするのを除いては前記参考例と同一に進められる。
【００３４】
＜実施例＞
図１０を参照すれば、先ず、絶縁層５７を形成し、前記絶縁層５７を前記半導体基板５１が露出されるまでＣＭＰして平坦化する段階までは前記参考例と同じ方法で進める。次いで、前記基板のみを蝕刻できるエッチャント、例えばフッ化アンモニウム（ＮＨ4 Ｆ）とフッ酸（ＨＦ）とが混合された溶液を用いた湿式蝕刻を通じて前記基板５１を選択的に一定の深さで蝕刻する。
【００３５】
これによって、前記基板５１表面は素子分離膜５９に比べてリセスされた形態を有することになる。この様に基板表面を一定の深さで蝕刻するのは、ＣＭＰ工程中発生できるストレスやそれによる欠陥、あるいはＣＭＰで用いられるスラリー中に含まれているパーティクル（Ｐａｒｔｉｃｌｅ）を基板表面で取り除く為である。
【００３６】
図１１を参照すれば、リセスの形成された前記結果物全面に、犠牲酸化工程を通じて犠牲酸化膜（図示せず）を５０〜４００オングストロームの厚さに成長させ、その結果物全面に不純物イオン注入、例えばウェル、チャンネル阻止、又はスレショルド電圧調節用イオン注入を行った後、ＢＯＥやフッ酸の様な酸化膜エッチャントを使い前記犠牲酸化膜を取り除くことで、素子分離膜５９を完成する。
【００３７】
この時、示した様に前記犠牲酸化膜除去の際にオーバーエッチ（ｏｖｅｒ−ｅｔｃｈｉ）を行って、前記基板５１表面と素子分離膜５９表面を平坦にすることができる。
【００３８】
尚、前記比較例と同じく、素子分離膜表面と基板表面との段差が１００〜１０００オングストローム程度になる様前記基板５１を蝕刻し、この段差を後続工程のアラインキーとして使えるが、この場合は、前記犠牲酸化膜除去の際にオーバーエッチしない。
【００３９】
以上、説明した実施例によれば、参考例と同じ工程単純化の効果を奏で、これと共に、ＣＭＰ後半導体基板を選択的に蝕刻することでＣＭＰによる半導体基板損傷や汚染等を最小化できる。また、前記比較例と同じく素子分離膜表面と基板表面との段差を後続工程でアラインキーとして活用することで、製造工程をより単純化できる。
【００４０】
図１２乃至図１４は本発明の前提となる参考例によるトレンチ素子分離後、素子の電気的特性を測った結果を図示したグラフである。
【００４１】
図１２及び図１３はｐ−ｎ接合間の漏れ電流密度を測った結果であり、図１２は長方形のアクティブパターンを形成した場合、図１３はライン型のアクティブパターンを複数個形成した場合ｐ−ｎ接合の多くの地点から漏れ電流密度を測った結果である。従来のシリコン窒化膜パターンをマスクとして使ってトレンチを形成した場合ａと本発明によるフォトレジストパターン蝕刻マスクとして使った場合ｂが各々図示されており、本発明の場合、ｐ−ｎ接合領域で発生される漏れ電流密度は従来に比べて少ないか（図１２）、あるいは殆ど同じ（図１３）であることがわかる。
【００４２】
図１４はゲート酸化膜特性を測ったグラフで、ゲート酸化膜とゲート電極を形成した後、ＭＯＳキャパシタの電流−電圧特性を測った結果である。
【００４３】
示した様に、電流−電圧特性曲線が非常に良好であることが分かり、本発明と同じくＣＭＰ工程を基板表面が露出されるまで進めても素子の電気的特性は影響を受けないと言うことが分かる。
【００４４】
【発明の効果】
前述の如く本発明によれば、トレンチ形成のためのマスクとしてフォトレジストを使うため従来のパッド酸化膜及び窒化膜形成工程と、パタニング工程、ＣＭＰ後除去工程を縮められる。従って、従来に比べて工程を単純化できるので製造費用を節減できる。また、これと共に、ＣＭＰ後半導体基板を選択的に蝕刻することでＣＭＰによる半導体基板損傷や汚染等を最小化できるとともに、素子分離膜表面と基板表面との段差を後続工程でアラインキーとして活用することもできる。
【００４５】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野における通常の知識を有した者にとって可能であることは明らかである。
【図面の簡単な説明】
【図１】 従来技術によるトレンチ素子分離工程段階を図示した図面である。
【図２】 本発明によるトレンチ素子分離工程段階を図示した図面である。
【図３】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図４】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図５】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図６】 本発明の前提となる参考例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図７】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図８】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図９】 比較例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１０】 本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１１】 本発明の実施例によるトレンチ素子分離方法を説明する為に図示した断面図である。
【図１２】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【図１３】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【図１４】 本発明の前提となる参考例によるトレンチ素子分離後形成された素子の電気的特性を測った結果を図示したグラフである。
【符号の説明】
５１…半導体基板
５３…マスクパターン
５５…熱酸化膜
５７…絶縁層
５８…犠牲酸化膜
５９、５９’…素子分離膜
Claims (12)
- 半導体基板上にパタニングされたフォトレジストを形成する段階と、
前記パタニングされたフォトレジストを蝕刻マスクとして使い、前記半導体基板を所定深さで蝕刻してトレンチを形成する段階と、
前記パタニングされたフォトレジストを取り除く段階と、
前記トレンチをシリコン酸化膜で埋め込む段階と、
シリコン酸化膜で埋め込まれたトレンチの形成された結果物に対して前記半導体基板が露出されるまで平坦化しトレンチ素子分離膜を完成する段階と、
前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に湿式蝕刻して、前記平坦化の処理による半導体基板損傷または汚染を取り除きつつ、前記素子分離膜と前記半導体基板表面との間に段差を形成する段階と、
前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いる段階と、を有することを特徴とするトレンチ素子分離方法。 - 前記パタニングされたフォトレジストを形成する段階は、
前記半導体基板上にフォトレジストを形成する段階と、
前記フォトレジストをパタニングしてパタニングされたフォトレジストを形成する段階とを備えることを特徴とする請求項１に記載のトレンチ素子分離方法。 - 前記平坦化する段階は、シリコン酸化膜で埋め込まれたトレンチの形成された前記結果物をＣＭＰする段階を備えることを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記選択的に蝕刻して段差を形成する段階の後に、
前記素子分離膜の形成された前記結果物全面に犠牲酸化膜を形成する段階と、
前記段差をアラインキーとして用いる段階として、前記犠牲酸化膜の形成された結果物全面に不純物を注入する段階と、
前記犠牲酸化膜を取り除く段階とをさらに取り備えることを特徴とする請求項１に記載のトレンチ素子分離方法。 - 前記不純物を注入する段階は、ウェル形成、チャンネル阻止領域形成、及びスレショルド電圧調節用イオン注入段階であることを特徴とする請求項４に記載のトレンチ素子分離方法。
- 前記選択的に蝕刻して段差を形成する段階は、前記半導体基板表面を蝕刻して、前記素子分離膜と前記半導体基板表面に１００〜１０００オングストロームの段差を形成することを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記湿式蝕刻は、フッ化アンモニウム（ＮＨ４Ｆ）とフッ酸（ＨＦ）とが混合された溶液を用いた湿式蝕刻であることを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記犠牲酸化膜を取り除く段階は、
前記基板表面と前記素子分離膜表面とが平坦化されるように前記犠牲酸化膜とともに前記素子分離膜表面をオーバーエッチすることを特徴とする請求項４に記載のトレンチ素子分離方法。 - 前記パタニングされたフォトレジストを取り除く段階の後、
トレンチ形成の際に生じた欠陥を取り除く為に、パタニングされたフォトレジストの取り除かれた結果物全面に薄い熱酸化膜を形成する段階をさらに備えることを特徴とする請求項１に記載のトレンチ素子分離方法。 - 前記シリコン酸化膜を埋め込む段階の後、前記シリコン酸化膜の結合を強化するための熱処理工程をさらに備えることを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記熱処理工程は７００〜１２００℃、窒素（Ｎ２）雰囲気で３０分〜１６時間行うことを特徴とする請求項１０に記載のトレンチ素子分離方法。
- 半導体基板上にパタニングされたフォトレジストを形成する段階と、
前記パタニングされたフォトレジストを蝕刻マスクとして使い、前記半導体基板を所定深さで蝕刻してトレンチを形成する段階と、
前記パタニングされたフォトレジストを取り除く段階と、
前記トレンチをシリコン酸化膜で埋め込む段階と、
シリコン酸化膜の形成された前記結果物に対して前記半導体基板が露出されるまで平坦化し素子分離膜を形成する段階と、
前記半導体基板表面が前記素子分離膜に対してリセスされるように前記半導体基板表面を選択的に湿式蝕刻して、前記平坦化工程による半導体基板の損傷や汚染を最小化し、前記素子分離膜表面と前記半導体基板表面との間に段差を形成する段階と、
前記半導体基板表面と前記素子分離膜表面との前記段差をアラインキーとして用いる段階と、を備えることを特徴とするトレンチ素子分離方法。
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