JP4666700B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、素子分離工程における位置合わせマークを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の製造には、非常に多くのリソグラフィ工程を伴う。この際、マスクの位置を精密に合わせるための基準となる位置合わせマークの形成が行われている。
【０００３】
この位置合わせマークは、選択エッチング，選択酸化により下地膜又は基板に段差を形成することで作成される。そして、この段差を光学的に検出することで位置の検出をし、半導体基板とマスクとの位置合わせが行われる。
【０００４】
例えば、半導体装置における素子分離方法の１つとして、ＬＯＣＯＳ（LOCal Oxidation of Silicon）と呼ばれる技術がある。この技術は、シリコン窒化膜を酸化防止マスクに用いてシリコン基板の表面の所定部分を選択的に熱酸化し、これにより形成された酸化膜を素子分離領域とするものである。その素子分離領域に形成される酸化膜は、一般にフィールド酸化膜と呼ばれている。
【０００５】
このフィールド酸化膜は、シリコン基板に対して段差を有して形成されるため、
この段差を位置合わせマークとして用いれば、前工程に対して次工程のマスクを合わせることが容易である。
【０００６】
しかし、ＬＯＣＯＳ法による素子分離には、次のような２つの問題がある。
【０００７】
その１つは、バーズビークと呼ばれるものである。このバーズビークはフィールド酸化膜領域を広げることになるので、素子分離領域が狭まるという問題が生じる。
【０００８】
もう１つは、シニング（THINNING）効果と呼ばれる現象であり、素子分離領域の幅が狭くなるにつれてフィールド酸化膜の膜厚が薄くなるという現象である。このため、素子分離が完全でなくなるという問題がある。
【０００９】
これらの問題は、従来より知られていたが、素子の寸法が大きい場合にはバーズビーク、シニングによる影響は少なかった。
【００１０】
ところが、半導体装置の微細化に伴い、素子だけでなく、素子分離領域も微細化されるようになると、これらの問題点が顕在化してきた。
【００１１】
このような問題が生じない素子分離構造として、シリコン基板に溝（trench）を形成してその中に絶縁物又は多結晶シリコンを埋め込むトレンチアイソレー ションが知られている。トレンチアイソレーションの中でも、深さ１μｍ程度以下の比較的浅い溝で素子分離を行うＳＴＩ（Shallow Trench Isolation）と呼ばれる構造が注目され、実用化が進められている。
【００１２】
ところが、このＳＴＩの形成工程において、そのＳＴＩ構造を位置合わせマークに適用しようとしても、十分な段差を得ることができず、位置合わせマークとして利用できないという問題が生じる。したがって、フィールド酸化膜を利用した位置合わせマークを、そのままＳＴＩの構造においても利用することは困難である。
【００１３】
そこで、ＳＴＩを用いた場合においても、素子形成領域では必要な埋め込み素子分離構造の平坦性を維持し、且つ安定して検出できるマーク構造も実現可能な方法として、以下に示すマーク形成工程が考えられている。
【００１４】
すなわち、ＳＴＩを用いた素子分離方法について、図６乃至図８を用いて説明する。図中、ｘは素子形成領域、ｙは位置合わせマーク形成領域を示している。
【００１５】
まず、図６Ａに示すように、シリコン基板１０１上に厚さ１０ｎｍの酸化膜１０２を形成した後、ＣＶＤ法により全面に厚さ１００ｎｍのシリコン窒化膜１０３を形成する。続いて、図示しないパターニングされたレジストマスクによりシリコン窒化膜１０３、酸化膜１０２をエッチングして開口部を形成するとともに、その下のシリコン基板１０１に０．５μｍ程度の深さの溝１０４ａ，１０４ｂをＲＩＥ（Reactive Ion Etching）法によって形成する。
【００１６】
次に、図６Ｂに示すように、上記レジストマスクを剥離した後に、溝の内壁を熱酸化して、厚さ５ｎｍの熱酸化膜（図示せず）を形成する。そして、ＣＶＤ法により全面に厚さ１μｍのシリコン酸化膜１０５を形成して、溝１０４ａ，１０４ｂの中をそのシリコン酸化膜１０５によって充填する。
【００１７】
次に、図６Ｃに示すように、適当な熱処理を施した後に、ＣＭＰ(Chemical Mechanical Polishing) 又はＲＩＥによってシリコン窒化膜１０３上のシリコン酸化膜１０５を除去して、素子形成領域ｘにおける埋め込み酸化膜１０５ａ、位置合わせマーク形成領域ｙにおける埋め込み酸化膜１０５ｂを形成する。
【００１８】
次に、図７Ｄに示すように、リン酸を用いてシリコン窒化膜１０３を除去する。次いで、シリコン基板１０１上の酸化膜１０２をフッ酸によって除去する。このとき、埋め込み酸化膜１０５ａ，１０５ｂ上と、シリコン基板１０１との段差は、約３０ｎｍ未満とほぼ平坦になる。さらに、シリコン基板１０１の表面を熱酸化して全面に熱酸化膜１０６を形成する。
【００１９】
次に、図７Ｅに示すように、シリコン基板１０１に選択的にｐ型およびｎ型の不純物イオンを、異なるエネルギ，異なるドーズ量にて複数回注入し、上記不純物の活性化のための熱処理により、ウエル１０７ａ〜１０７ｆを形成する。
【００２０】
次に、図７Ｆに示すように、素子形成領域ｘを保護するため、レジスト１０８を塗布後、リソグラフィ法を用いて位置合わせマーク形成領域ｙにおいてレジスト１０８を選択的に除去し、開口１０８ａによりマーク近傍部分の基板表面のみ露出させる。
【００２１】
このとき、素子形成領域ｘと位置合わせマークとの間は約２００μｍ程離れている。したがって、リソグラフィの位置合わせは高精度を必要としないため、 マーク位置が正確に検出できなくてもこのレジスト１０８のパターニング加工は容易である。
【００２２】
次いで、ＮＨ4 Ｆエッチングにより、領域ｙの熱酸化膜１０６および埋め込み酸化膜１０５ｂを選択的に除去して約４００ｎｍの深い段差１０８ｂを形成する。このとき、素子形成領域ｘはレジスト１０８で保護されているため、埋め込み酸化膜１０５ａはエッチングされることなく、素子形成領域ｘの平坦度は維持される。
【００２３】
次に、図８Ｇに示すように、レジスト１０８を除去することで、素子形成領域ｘの平坦度を維持しつつ、約４００ｎｍの深い段差１０８ｂからなる位置合わせマークを有する埋め込み素子分離が実現される。その後に、熱酸化膜１０６を フッ酸で除去する。
【００２４】
次に、図８Ｈに示すように、シリコン基板１０１の素子形成領域の表面を熱酸化してゲート酸化膜１０９を形成する。ゲート酸化膜１０９の上にゲート電極となるポリシリコン層１１０を形成する。そして、全面にフォトレジストを形成し、位置合わせマークに形成されたポリシリコン層１１０の段差を利用して、位置合わせを行って、レジストパターン１１１を形成する。
【００２５】
次に、図８Ｉに示すように、上記レジストパターン１１１を用いて、ポリシリコン層１１０をエッチングして、ゲート電極１１０ａを形成する。さらに、ゲート電極１１０ａの両側のシリコン基板１０１にソース、ドレインとなる不純物拡散層（図示せず）を形成する。
【００２６】
【発明が解決しようとする課題】
ところで、半導体装置の製造においては、製造コストの削減が必須になっており、工程数の増加は極力避けなければならない。上述のように、段差１０８ｂを形成するためのリフグラフィ工程、エッチング工程、およびレジスト除去工程の３つの工程を追加することは、製造コストの低減を阻害することとなる。
【００２７】
しかし、半導体装置の更なる微細化、特に、平坦化を進めるには、ＳＴＩ構造を採用する必要がある。
【００２８】
本発明の目的は、素子形成領域においては平坦化を達成しつつ、製造工程数の増加を伴うことなく、位置合わせマークを形成することができる半導体装置の製造方法を提供することにある。
【００２９】
【課題を解決するための手段】
上記した課題は、図１乃至図５に示すように、第１のマスク層をマスクとして、半導体基板をエッチングし、前記半導体基板に位置合わせマークとなる溝を形成する工程と、該溝内を埋め込む埋め込み膜を形成する工程と、該溝を露出する開口部を有する第２のマスク層を形成する工程と、該第２のマスク層をマスクとして、該溝内に不純物を導入する工程と、前記位置合わせマークとなる該溝内の該埋め込み膜を後退させる工程と、前記半導体基板を熱処理し、導入された前記不純物を活性化する工程とを含み、前記不純物を活性化する工程を、前記埋め込み膜を後退させる工程の後に行うことを特徴とする半導体装置の製造方法によって解決することができる。
【００３０】
すなわち、本発明によれば、ウエルのイオン注入の際に、位置合わせマーク形成領域の埋め込み酸化膜にも、同時にイオン注入することを特徴とする。これにより、素子形成領域における酸化膜を除去するフッ酸処理時に、位置合わせマーク形成領域の埋め込み酸化膜のエッチングレートを向上させて、自己整合的に位置合わせマークとなる段差を形成することができる。
【００３１】
したがって、従来のようにＳＴＩ構造を採用した場合においても、新たな工程を追加して位置合わせマークを形成する必要がなく、半導体装置を安定して製造することが可能となる。
【００３２】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００３３】
本発明の実施形態は、図１乃至図５に示される。
【００３４】
図中、参照番号１はｐ型シリコン基板、２はパッド酸化膜、３はストッパ層、４ａ，４ｂは溝、５ａは素子形成領域における埋め込み酸化膜、５ｂは位置合わせマーク形成領域における埋め込み酸化膜、６は犠牲酸化膜となるシリコン酸化膜、７Ａ〜７Ｇはレジストマスク、７ａ〜７ｄはイオン注入領域、８は段差、９はゲート絶縁膜、１０ａはゲート電極、１１はレジストマスク、ＸはＤＲＡＭのメモリセルやロジック回路等の素子形成領域、Ｙは位置合わせマーク形成領域を示している。
【００３５】
図１Ａ乃至図４Ｍは、本実施形態による半導体装置の製造方法を説明する工程断面図、図５は、イオン注入量と注入された酸化膜のエッチングレートとの関係を示すグラフである。以下、図面を参照して、本実施形態の半導体装置の製造方法について説明する。
【００３６】
図１Ａを参照して、ｐ型シリコン基板１の表面を熱酸化して、パッド酸化膜となる厚さ５〜５０ｎｍのシリコン酸化膜２を形成する。次いで、ＣＶＤ法により全面に、ストッパ層となる厚さ４０〜１５０ｎｍのシリコン窒化膜３を形成する。
【００３７】
全面にフォトレジストを塗布して、露光，現像処理等を行い、図示しないレジストマスクを形成する。次いで、レジストマスクをマスクとして、ＣＦ4 とＣＨＦ3 とＡｒの混合ガス、またはＣＦ4 とＡｒの混合ガスを用いたＲＩＥにより、シリコン窒化膜３、シリコン酸化膜２をパターニングして開口部を形成する。その後、レジストマスクを除去する。
【００３８】
シリコン窒化膜３をマスクとして、ＨＢｒとＯ2 の混合ガス、ＨＢｒとＣＦ4 とＯ2 の混合ガス、またはＣｌ2 とＯ2 の混合ガスを用いたＲＩＥにより、シリコン基板１をエッチングして深さ０．１〜０．５μｍの溝４ａ，４ｂを形成する。この際、反応ガスとしてＯ2 を加えることにより、溝の側面が傾斜するので、その傾斜により溝の肩部（上縁部）にかかる電界集中を緩和させることができる。
【００３９】
なお、溝４ａ，４ｂを形成するためのマスクは、シリコン窒化膜３に限らず、フォトレジスト，酸化膜，ＴｉＮ等の導電膜を用いてもよい。
【００４０】
図１Ｂを参照して、９００〜１０５０℃程度の熱酸化により、シリコン基板１の上記溝の内壁面に厚さ５〜５０ｎｍの基板保護層となるシリコン酸化膜（図示せず）を形成する。
【００４１】
次いで、ＳｉＨ4 と酸素の混合ガスを用いるか、或いはＴＥＯＳとオゾンの混合ガスを用いたＣＶＤ法により、シリコン窒化膜３を覆うとともに、溝４ａ，４ｂの中を埋め込むように、厚さ０．６〜１μｍ程度のシリコン酸化膜を成長する。
【００４２】
なお、必要に応じて、シリコン酸化膜の成長の後に、約１０００℃のアニールによってシリコン酸化膜を緻密化する。
【００４３】
さらに、シリコン窒化膜３をストッパとして、シリコン酸化膜をＣＭＰにより研磨することにより、シリコン窒化膜３の上のシリコン酸化膜を除去する。
【００４４】
その研磨は、回転する上下の定盤（図示せず）の間にシリコン基板１を挟んで行われる。上下の定盤の回転速度をそれぞれ２０rpm 、上下の定盤間の圧力を５ＰＳＩ、バックプレッシャーを５ＰＳＩとし、研磨剤としてコロイダルシリカを主成分としたスラリー又は酸化セリウム系スラリーを用いる。このような条件ではシリコン窒化膜３のエッチングレートが小さくてこれが研磨の終点となり、溝４ａ，４ｂの中に埋め込み酸化膜５ａ，５ｂをそれぞれ形成することができる。
【００４５】
なお、上記した素子分離構造を構成するシリコン酸化膜をシリコン窒化膜３の上から除去する際に、ＣＭＰを用いたがＣＦ4 とＡｒの混合ガスを使用するＲＩＥを適用してもよい。
【００４６】
図１Ｃを参照して、熱リン酸溶液によってシリコン窒化膜３を除去すると、溝４ａ，４ｂを埋め込んでいるシリコン酸化膜５ａ，５ｂの表面がシリコン基板１上に現れる。
【００４７】
なお、シリコン窒化膜３のエッチングは、熱リン酸によるウェットエッチングの他に、ＣＦ4 、ＣＨＦ3 、ＨＢｒ、ＳＦ6 、０2 、Ａｒのガスを任意に選択するドライエッチングであってもよい。
【００４８】
次いで、シリコン基板１上に残ったシリコン酸化膜２を希釈フッ酸によって除去し、さらに、シリコン基板１の表面を熱酸化して犠牲酸化膜６を成長する。
【００４９】
図２Ｄを参照して、素子形成領域Ｘにｐウエル７ａを形成する開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ａを用いて、例えば、ボロンイオンを、加速エネルギ２６０ｋｅＶ、ドーズ量２×１０13cm-2として、および加速エネルギ８０ｋｅＶ、ドーズ量６×１０12cm-2として、２回注入する。
【００５０】
図２Ｅを参照して、素子形成領域Ｘにｎウエル７ｂを形成する開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｂを用いて、例えば、リンイオンを、加速エネルギ６００ｋｅＶ、ドーズ量５×１０13cm-2として、および加速エネルギ１５０ｋｅＶ、ドーズ量３×１０12cm-2として、２回注入する。
【００５１】
図２Ｆを参照して、素子形成領域Ｘにｎウエル７ｃを形成する開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｃを用いて、例えば、リンイオンを、加速エネルギ１．５ＭｅＶ、ドーズ量２×１０13cm-2として、注入する。さらに、例えば、ボロンイオンを、加速エネルギ２６０ｋｅＶ、ドーズ量２×１０13cm-2として注入することで、ｐウエル７ｄを形成する。
【００５２】
図３Ｇを参照して、素子形成領域Ｘにしきい値電圧を制御するイオンを注入するための開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｄを用いて、例えば、ＢＦ2 イオンを、加速エネルギ１５ｋｅＶ、ドーズ量２．５×１０12cm-2として、注入する。
【００５３】
図３Ｈを参照して、素子形成領域Ｘにしきい値電圧を制御するイオンを注入するための開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｅを用いて、例えば、リンイオンを、加速エネルギ２０ｋｅＶ、ドーズ量３×１０12cm-2として、注入する。
【００５４】
図３Ｉを参照して、素子形成領域Ｘにしきい値電圧を制御するイオンを注入するための開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｆを用いて、例えば、ＢＦ2 イオンを、加速エネルギ１５ｋｅＶ、ドーズ量５×１０12cm-2として、注入する。
【００５５】
図３Ｊを参照して、素子形成領域Ｘにしきい値電圧を制御するイオンを注入するための開口および位置合わせマーク形成領域Ｙに開口を有するレジストマスク７Ｇを用いて、例えば、リンイオンを、加速エネルギ２０ｋｅＶ、ドーズ量５×１０12cm-2として、注入する。
【００５６】
なお、位置合わせマーク領域におけるレジストマスク７Ａ〜７Ｇの開口部は、溝４ｂ、溝４ｂを埋め込んでいるシリコン酸化膜５ｂ、およびシリコン基板１に形成された溝４ｂとシリコン基板１との境界、言い換えれば、溝４ｂの端部を露出することが必要である。この端部を露出するのは、後のフッ酸処理で、溝４ｂを改めて見えるようにすることができ、さらに後の工程における位置合わせマークに利用するためである。
【００５７】
ここで、位置合わせマーク領域におけるレジストマスク７Ａ〜７Ｇの開口部が、溝４ｂの内側しか露出しない場合でも、イオン注入が多重になされた領域のエッチングレートが速くなり、段差を形成することができる。しかし、この場合の段差は、すでに形成した溝４ｂを改めて見えるようにしたものではなく、多重にイオン注入された領域がぼんやりと見えるだけであり、正確な位置合わせマークとして利用できるものではない。
【００５８】
また、レジストマスク７Ａ〜７Ｇとシリコン基板１との位置合わせは、埋め込み酸化膜５ｂとシリコン基板１との光学定数の違いにより行うことができる。したがって、埋め込み酸化膜５ｂ表面とシリコン基板１表面とが実質的に平坦で あっても、レジストマスク７Ａ〜７Ｇとシリコン基板１との位置合わせをすることができる。
【００５９】
さらに、イオン注入によるシリコン基板１中に導入される不純物は、注入直後には活性化しておらず、後工程の熱処理によって初めて活性化してウエルなどを構成することとなるが、本明細書では説明の便宜上、イオン注入直後の注入領域をも「ウエル」或いは「拡散層」と呼ぶこととする。
【００６０】
上記の如く、ウエルのイオン注入工程の際に、位置合わせマーク形成領域にも開口を設けて、埋め込み絶縁膜５ｂにイオンを注入することで、合計１．３１５×１０14ｃｍ-2程度のイオンを注入することができる。
【００６１】
さらに、本実施例においては、全てのウエルを形成するためのイオン注入工程において、位置合わせマーク形成領域にも開口部を設けて、イオン注入を行ったが、必ずしも、全てのイオン注入工程においてそのような開口部を設ける必要はない。
【００６２】
図５は、イオン注入量と注入されたシリコン酸化膜のエッチングレートとの関係を示すグラフであり、縦軸がイオン注入無しに対するイオン注入有りの場合のシリコン酸化膜表面のエッチングレート比、横軸がイオン注入量（cm-2）を示している。
【００６３】
このグラフから、イオン注入量が１×１０12cm-2程度以下の場合には、シリコン酸化膜へのイオン注入の有無にかかわらず、シリコン酸化膜のエッチングレートはほぼ同じであることが分かる。また、イオン注入量が１×１０13cm-2程度の場合には、イオン注入が無い場合に比べてエッチングレートが１０％程向上していることが分かる。
【００６４】
すなわち、イオン注入量が約５×１０13cm-2以上、より好ましくは１×１０14ｃｍ-2以上であれば、フッ酸に対する酸化膜のエッチングレートをかなり向上させることができる。
【００６５】
したがって、単独またはいくつかのイオン注入工程を合わせることで、位置合わせマーク形成領域の埋め込み酸化膜へのドーズ量が５×１０13cm-2以上となる条件を満たせば、全てのイオン注入工程においてそのような開口部を設ける必要はない。
【００６６】
図４Ｋを参照して、レジストマスク７Ｇを除去した後、犠牲酸化膜６を希釈 フッ酸、例えば濃度２〜５％程度で３〜１０分のコントロールエッチングによって除去する。
【００６７】
この結果、素子形成領域Ｘにおいては、犠牲酸化膜６が除去されて、シリコン基板１が露出するとともに、埋め込み酸化膜５ａもエッチングされて、基板１面と埋め込み酸化膜５ａ面とが実質的に平面になる。また、位置合わせ領域Ｙにおいては、埋め込み酸化膜５ａに注入されたイオンの量が１．３１５×１０14cm-2程度と多いため、注入された不純物と注入時のダメージにより、埋め込み酸化膜５ｂのエッチングレートが極めて速くなり、基板１面よりも約３０ｎｍ以上低くなって段差８が形成される。但し、必要とされる段差は、用いられる露光装置のマーク読み取り性能によって依存する。
【００６８】
このとき、素子形成領域Ｘにおいては、複数のイオン注入が行われないので、イオンのドーズ量が５×１０13cm-2未満となり、上記フッ酸処理を行っても、３０ｎｍ以上の段差が形成されることはない。
【００６９】
なお、上記イオン注入により酸化膜のエッチングレートが速くなるメカニズムとしては、以下の３つの理由が考えられる。
【００７０】
すなわち、▲１▼酸化膜中に導入された不純物（Ｂ，Ｐ，Ａｓ等）の影響、▲２▼イオン注入により酸化膜中に形成されたダメージ、例えば、Ｓｉ原子とＯ原子間の結びつきの切断の影響、▲３▼酸化膜中に導入されたイオン種にも多くではないが依存するものと考えられる。
【００７１】
つまり、エッチングレートは酸化膜中の不純物量だけでなく、ダメージにも依存するので、ドーズ量だけでなく、イオン注入の際の加速エネルギにも依存する。加速エネルギが高くなる程、酸化膜中のダメージが増えるのでエッチングレートは高くなる。加速エネルギが高くなると、不純物自体は表面から深い部分にも、必ず表面を通過して注入されるので、表面にもダメージが形成される。このダメージは、特に、表面と表面からのイオン注入の平均飛程距離の深さより少し浅い部分に多く形成される。
【００７２】
以上のように、酸化膜の表面のエッチングレートは、表面付近の不純物の分布や種類、ダメージの分布に依存する。一例として、エッチングレートとイオン注入のドーズ量との関係を図５において説明したが、実際には、種々のイオン種、ドーズ量、加速エネルギ、で複数のイオン注入が行われるので、実際のエッチングレートとは多少異なるものである。また、イオン注入の条件は、必要とするトランジスタの特性に応じて変動するので、最終的に実際に用いられるイオン注入条件を用いて、エッチングレートを求めておく必要がある。
【００７３】
また、イオン注入後、上記フッ酸処理を行う前に、熱処理を行うと、上記ダ メージが回復してしまい、エッチングレートが速くなる効果が失われてしまう。そこで、注入した不純物の活性化の前に、上記フッ酸処理により段差を形成することが望ましい。
【００７４】
図４Ｌを参照して、シリコン基板１の表面を熱酸化して、厚さ５ｎｍのゲート酸化膜（ゲート絶縁膜）９を形成し、ゲート酸化膜９の上にゲート電極となるポリシリコン層１０を形成する。そして、全面にフォトレジストを形成し、位置合わせマーク領域Ｙに形成された段差８により、ポリシリコン層１０に形成された段差を利用して位置合わせを行い、レジストマスク１１を形成する。
【００７５】
図４Ｍを参照して、上記レジストマスク１１を用いて、ポリシリコン層１０をエッチングして、ゲート電極１０ａを形成する。さらに、ゲート電極１０ａの両側のシリコン基板１にソース、ドレインとなる不純物拡散層（図示せず）を形成する。
【００７６】
本発明によれば、ウエルの形成やしきい値電圧を制御するイオン注入の際に、位置合わせマーク形成領域の埋め込み酸化膜にも、同時にイオン注入するので、素子形成領域における酸化膜を除去するフッ酸処理時に、位置合わせマーク形成領域の埋め込み酸化膜のエッチングレートを向上させることができる。これにより、下地の光学定数が一定であるようなゲート電極をパターニングする際にも、自己整合的に位置合わせマークとなる段差を形成することができる。
【００７７】
また、ウエルのイオン注入のように、１×１０13cm-2〜１×１０12cm-2程度のイオン注入が多い場合に、５×１０13cm-2以上のドーズ量を得るために、特別にイオン注入を設ける工程を付加すると、工程数の短縮に反する。したがって、少ないドーズ量のイオン注入を、ｎ型やｐ型の不純物も含めて複数のイオン注入工程を利用することで、目的のドーズ量を達成することができ、工程数を増やすことなく、段差を形成することが可能になる。
【００７８】
なお、上記実施形態においては、ｐ型シリコン基板を用いて説明をしたが、ｎ型シリコン基板や、ＳＯＩ（Silicon On Insulator）基板を用いる場合にも、本発明を適用することができる。
【００７９】
以上上記実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。したがって、例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８０】
【発明の効果】
以上説明したように本発明によれば、従来のようにＳＴＩ構造を採用した場合においても、新たな工程を追加して位置合わせマークを形成する必要がなく、半導体装置の製造におけるスループットの向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の実施形態を説明する半導体装置の工程断面図（その１）である。
【図２】本発明の実施形態を説明する半導体装置の工程断面図（その２）である。
【図３】本発明の実施形態を説明する半導体装置の工程断面図（その３）である。
【図４】本発明の実施形態を説明する半導体装置の工程断面図（その４）である。
【図５】イオン注入量と注入された酸化膜のエッチングレートとの関係を示すグラフである。
【図６】従来の半導体装置の製造工程の一例を示す断面図（その１）である。
【図７】従来の半導体装置の製造工程の一例を示す断面図（その２）である。
【図８】従来の半導体装置の製造工程の一例を示す断面図（その３）である。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
２ シリコン酸化膜（パッド酸化膜）
３ シリコン窒化膜（ストッパ層）
４ａ 素子形成領域における溝
４ｂ 位置合わせマーク形成領域における溝
５ａ 素子形成領域における埋め込み酸化膜
５ｂ 位置合わせマーク形成領域における埋め込み酸化膜
６ 犠牲酸化膜となるシリコン酸化膜
７Ａ〜７Ｇ レジストマスク
７ａ〜７ｄ イオン注入領域
８ 段差
９ ゲート絶縁膜
１０ａ ゲート電極
１１ レジストマスク
Ｘ 素子形成領域
Ｙ 位置合わせマーク形成領域

Claims (6)

  1. 第１のマスク層をマスクとして、半導体基板をエッチングし、前記半導体基板に位置合わせマークとなる溝を形成する工程と、
    該溝内を埋め込む埋め込み膜を形成する工程と、
    該溝を露出する開口部を有する第２のマスク層を形成する工程と、
    該第２のマスク層をマスクとして、該溝内に不純物を導入する工程と、
    前記位置合わせマークとなる該溝内の該埋め込み膜を後退させる工程と、
    前記半導体基板を熱処理し、導入された前記不純物を活性化する工程と
    を含み、
    前記不純物を活性化する工程を、前記埋め込み膜を後退させる工程の後に行うことを特徴とする半導体装置の製造方法。
  2. 素子形成領域と位置合わせマーク領域とを有する半導体基板上に第１のマスク層を形成する工程と、
    該第１のマスク層をエッチングして、該素子形成領域に第１の開口部および該位置合わせマーク領域に第２の開口部を形成する工程と、
    該第１の開口部および該第２の開口部を介して前記半導体基板をエッチングし、該素子形成領域に第１の溝および該位置合わせマーク領域に第２の溝をそれぞれ形成する工程と、
    該第１の溝および該第２の溝内を埋め込んで、該半導体基板上に延在する絶縁膜を形成する工程と、
    前記第１のマスク層上の該絶縁膜を除去して、該第１の溝および該第２の溝内に、該絶縁膜からなる埋め込み膜を形成する工程と、
    該第２の溝を露出する開口部を有する第２のマスク層を形成する工程と、
    該第２のマスク層をマスクとして、該素子形成領域および該第２の溝内に不純物を導入する工程と、
    前記位置合わせマークとなる該第２の溝内の該埋め込み膜を後退させる工程と、
    前記半導体基板を熱処理し、導入された前記不純物を活性化する工程と
    を含み、
    前記不純物を活性化する工程を、前記埋め込み膜を後退させる工程の後に行うことを特徴とする半導体装置の製造方法。
  3. 前記第２のマスク層を用いて前記不純物を導入する工程は、
    複数の該第２のマスク層を用いて、一導電型の不純物を注入する工程と、
    該一導電型とは異なる反対導電型の不純物を注入する工程と
    を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記埋め込み膜を後退させる工程は、フッ酸を含む溶液を用いて行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２のマスク層の前記開口部は、前記半導体基板に形成された前記溝の端部上を露出することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記埋め込み膜を後退させる工程の後に、
    全面に導電層を形成する工程と、
    前記埋め込み膜が後退することにより形成された段差を利用して、該導電層をパターニングすることにより、該導電層からなる配線層を形成する工程と
    をさらに含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
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