KR100604598B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하여 전도성 패턴을 형성함으로써, 노광 장비로 정의 가능한 최소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
게이트, 다마신 구조, 패턴 폭
Description
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 제1 이온주입 마스크 104 : 제1 절연막
105 : 제2 절연막 105a : 개구부
106 : 절연막 스페이서 107 : 게이트 절연막
108 : 게이트 109 : 저농도 불순물 영역
110 : 제2 이온주입 마스크 111 : 고농도 불순물 영역
112 : 소오스/드레인 113 : 실리사이드층
114 : 층간 절연막 114a : 콘택홀
115 : 콘택 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 노광 장비의 패턴 정의 능력보다 패턴 폭을 좁게 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 소자의 크기는 포토 장비의 성능에 따라 결정된다. 예를 들어, 스캐너나 스텝퍼가 정의할 수 있는 최소 사이즈가 0.18um라면, 이들 포토 장비를 이용하여 구현할 수 있는 반도체 소자의 최소 패턴 폭은 0.18um가 된다.
한편, 최근에는 1장의 웨이퍼에서 보다 많은 칩을 생산하기 위하여 패턴의 폭을 보다 좁게 형성하는데 노력하고 있다. 이를 위하여 대당 100억에 가까운 고가의 포토 장비를 이용하여 패턴의 폭을 좁히고 있다. 이렇게, 패턴의 폭을 좁히기 위해서는 고가의 장비가 필요하며, 기존의 장비를 이용하여 패턴 정의 능력 이상으로 패턴 폭을 좁힐 경우 공정의 재현성을 확보할 수 없으며 공정의 신뢰성과 수율이 저하될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하여 전도성 패턴을 형성함으로써, 노광 장비로 정의 가능한 최 소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계와, 절연막에 노광 장비가 안정적으로 정의할 수 있는 최소 폭으로 개구부 또는 트렌치를 형성하는 단계와, 개구부 또는 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와, 개구부 또는 트렌치를 도전 물질로 매립하여 최소 폭보다 좁은 폭으로 도전층 패턴을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 절연막을 순차적으로 형성하는 단계와, 노광 장비가 안정적으로 정의할 수 있는 최소 폭으로 절연막에 개구부를 형성하는 단계와, 개구부의 측벽에 절연막 스페이서를 형성하는 단계와, 개구부를 통해 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 개구부에 게이트를 형성하는 단계와, 절연막을 제거하는 단계와, 절연막 스페이서 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 반도체 기판과 절연막의 계면 특성을 고려하여 반도체 기판과 절연막 사이에 버퍼 절연막이 더 형성될 수 있다. 한편, 절연막 스페이서로 개구부의 폭을 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명의 이해를 돕기 위하여 반도체 소자의 트랜지스터 제조 과정을 예로써 설명하기로 한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자 분리막(102)을 형성한다. 이때, 소자 분리막(102)은 STI(Shallow Trench Isolation) 방식을 적용하여 트렌치 구조로 형성할 수 있다. 이어서, 제1 이온주입 마스크(103)를 형성한 후 이온주입 공정으로 활성 영역에 웰(도시되지 않음)을 형성한다. 여기서, 제1 이온주입 마스크(103)는 n-웰을 형성하는 경우 p-웰 영역에 5가의 이온이 주입되거나 p-웰을 형성하는 경우 n-웰 영역에 3가의 이온이 주입되는 것을 방지하기 위하여 형성된다.
도 1b를 참조하면, 제1 이온주입 마스크(도 1a의 103)를 제거한 후, 소자 분리막(102)과 웰(도시되지 않음)이 형성된 반도체 기판(101)의 전체 구조 상에 제1 절연막(104) 및 제2 절연막(105)을 순차적으로 형성한다. 여기서, 제1 절연막(104)은 제2 절연막(105)의 물질 종류에 따라 반도체 기판(101)과 제2 절연막(105)의 계면 특성을 완화시키기 위하여 형성되며, 산화막으로 형성될 경우 버퍼 산화막이라고 한다. 한편, 제2 절연막(105)은 게이트나 소정의 패턴이 형성될 영역을 정의하기 위한 희생 절연막의 역할을 하며, 실리콘 산화막으로 형성할 수 있다. 또한, 제2 절연막(105)의 두께는 후속 공정에서 형성하고자 하는 패턴의 높이를 고려하여 결정하는 것이 바람직하며, 1800Å 내지 2500Å의 두께로 형성할 수 있다.
도 1c를 참조하면, 식각 공정으로 제2 절연막(105)의 일부 영역을 제거하여 게이트나 소정의 패턴이 형성될 영역을 개구부(105a) 형태로 정의한다. 이로써, 게이트가 형성될 영역에서는 개구부(105a)가 형성되고, 개구부(105a)를 통해 제1 절연막(104)이 노출된다. 이때, 개구부(105a)는 노광 장비가 안정적으로 정의할 수 있는 최소폭으로 형성한다.
도 1d를 참조하면, 개구부(105a)의 측벽에 절연막 스페이서(106)를 형성한다. 이때, 절연막 스페이서(106)는 실리콘 질화막으로 형성할 수 있으며, 개구부(105a)를 포함한 전체 구조 상에 절연막을 형성한 후, 전면 식각 공정으로 절연막을 개구부(105a)의 측벽에만 잔류시키는 방법으로 형성할 수 있다.
여기서, 절연막 스페이서(106)는 게이트나 소정의 막이 형성될 개구부(105a)의 폭을 좁히기 위하여 형성되며, 이로써 게이트나 소정의 막을 노광 장비가 안정적으로 정의할 수 있는 최소폭보다 더 좁은 폭으로 형성할 수 있다. 구체적으로 예를 들면, 노광 장비가 정의할 수 있는 패턴의 최소 폭이 0.2um이고 게이트의 목표 폭을 0.14um로 설정한 경우, 절연막 스페이서(106)를 0.03um의 두께로 개구부(105a)의 양 측벽에 형성하면 폭이 0.06um만큼 감소하여 개구부(105a) 내부에 0.14um의 폭으로 게이트를 형성할 수 있다.
따라서, 절연막 스페이서(106)를 형성하기 위하여 전체 구조 상에 절연막을 형성할 때, 개구부(104a)의 폭을 얼마나 줄일 것인지를 고려하여 절연막의 두께를 설정하는 것이 바람직하다.
도 1e를 참조하면, 개구부(105a)를 통해 노출되는 제1 절연막(104)을 제거한다. 이로써, 개구부를 통해 반도체 기판(101)의 표면이 노출된다. 이어서, 반도체 기판(101)의 표면에 게이트 절연막(107)을 형성한다.
도 1f를 참조하면, 개구부(105a)에 게이트(108)를 형성한다. 게이트(108)는 개구부(105a)가 완전히 매립되도록 전체 구조 상에 도전 물질층을 형성한 후, 제2 절연막(105) 상부의 도전 물질층만을 선택적으로 제거하고 개구부(105a)에믄 도전 물질층을 잔류시키는 방법으로 형성할 수 있다. 이때, 도전 물질층은 폴리실리콘츠으로 형성할 수 있으며, 제2 절연막(105) 상부의 도전 물질층은 화학적 기계적 연마 공정으로 제거할 수 있다. 한편, 화학적 기계적 연마 공정은 제2 절연막(105)의 성분이 검출되는 시점에서 연마를 중지하는 방식으로 진행하며, 이를 통해 게이트(108)의 높이를 정확하게 제어할 수 있다.
도 1g를 참조하면, 제2 절연막(도 1f의 105) 및 제1 절연막(도 1f의 104)을 순차적으로 제거한다. 이때, 절연막들은 희석된 불산(HF) 용액이나 BOE 용액으로 제거할 수 있다. 한편, 제1 절연막은 완전히 제거할 수 있으며, 절연막 스페이서(106) 하부에만 제1 절연막(104)을 잔류시킬 수도 있다. 만일, 저에너지 이온주입 장치가 없다면 절연막 스페이서(106) 하부에 제1 절연막(104)을 잔류시키는 것이 바람직하다.
이로써, 개구부(105a)를 형성하고 도전 물질을 매립하는 다마신 공정과 개구부 측벽에 형성된 절연막 스페이서(106)를 이용하여, 노광 공정이 정의할 수 있는 최소 폭보다 좁은 폭의 게이트(108)를 안정적으로 형성할 수 있다.
도 1h를 참조하면, 절연막 스페이서(106) 가장자리의 반도체 기판(101)에 저농도 불순물 영역(109)을 형성한다. 저농도 불순물 영역(109)은 0도 내지 20도의 각도만큼씩 반도체 기판(101)을 2회 내지 6회 정도 회전시키면서 10도 내지 45도의 경사각으로 불순물을 주입한 후, 0도 내지 20도의 각도만큼씩 반도체 기판(101)을 2회 내지 6회 정도 회전시키면서 3도 내지 8도의 경사각으로 1E13atoms/cm 2 내지 1E15atoms/cm 2 의 질소를 주입하는 방식으로 형성할 수 있다. 이때, 불순물을 소정의 경사각으로 주입하기 때문에, 저농도 불순물 영역(109)이 절연막 스페이서(106) 하 부까지 형성된다.
한편, 질소는 후속 열처리 공정에서 전기적 특성을 결정하는 불순물들의 확산을 억제하는 효과가 있다. 따라서, 질소를 주입하면, 후속공정으로 열공정을 실시하더라도 불순물이 채널 방향으로 확산되는 것을 방지할 수 있다. 이를 통해, 채널 길이가 짧아지거나 소오스/드레인이 직적적으로 연결되는 것을 방지하면서 원하는 길이의 채널을 형성할 수 있다.
이후, 저농도 불순물 영역(109)을 확장시키기 위하여 급속 열 어닐링 공정을 실시할 있다. 이때, 급속 열 어닐링 공정은 저농도 불순물 영역(109)에 포함된 불순물의 지나친 확산을 방지하기 위하여 아주 빠른 열 상승률(예를 들면, 초당 약 100℃)로 짧은 시간(예를 들면, 1초 내지 5초) 동안만 실시하는 것이 바람직하다. 이러한 급속 열 어닐링 공정은 생략할 수 있는 선택 공정이다.
도 1i를 참조하면, 제2 이온주입 마스크를 형성한 후, 이온주입 공정으로 절연막 스페이서(106) 가장자리의 반도체 기판(101)에 저농도 불순물 영역(109)보다 깊에 고농도 불순물 영역(111)을 형성한다. 고농도 불순물 영역(111)을 형성하는 과정에서 게이트(108)에도 불순물이 주입되도록 한다. 이때, NMOS 트랜지스터의 경우 4E15 atoms/cm 2 내지 6E15 atoms/cm 2 의 농도로 As를 주입하고, PMOS 트랜지스터의 경우 3E15 atoms/cm 2 내지 5E15 atoms/cm 2 의 농도로 보론을 주입할 수 있다.
이로써, 저농도 불순물 영역(109)과 고농도 불순물 영역(111)으로 이루어진 소오스/드레인(112)이 형성된다.
도 1j를 참조하면, 게이트(108)와 소오스/드레인(112)의 접촉 저항을 낮추기 위하여 게이트(108)와 소오스/드레인(112) 상에 실리사이드층(113)을 형성한다.
도 1k를 참조하면, 전체 구조 상에 층간 절연막(114)을 형성하고, 콘택홀(114a)을 형성한 후, 콘택홀(114a) 내부에 콘택 플러그(115)를 형성한다.
상술한 바와 같이, 본 발명은 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하여 전도성 패턴을 형성함으로써, 노광 장비로 정의 가능한 최소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
Claims (4)
- 삭제
- 소자 분리막이 형성된 반도체 기판 상에 버퍼절연막 및 절연막을 순차적으로 형성하는 단계;노광 장비가 안정적으로 정의할 수 있는 최소 폭으로 상기 절연막에 개구부를 형성하는 단계;상기 개구부의 측벽에 절연막 스페이서를 형성하는 단계;상기 개구부를 통해 노출된 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 개구부에 게이트를 형성한 후, 상기 절연막 및 버퍼절연막을 제거하여 반도체기판을 노출시키는 단계;상기 반도체기판 상에 저농도불순물 영역을 형성한 후, 채널길이를 제어하기 위해 질소를 이온주입하는 단계; 및상기 반도체기판 상에 고농도 불순물 영역을 형성하여, 저농도 불순물 영역과 고농도 불순물 영역으로 이루어진 소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제 2 항에 있어서,상기 절연막 스페이서로 상기 개구부의 폭을 조절하는 반도체 소자의 제조 방법.
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