KR100973857B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은, STI 소자분리막을 제조함에 있어서 트렌치 탑 코너부와 인접한 채널 영역 도핑 농도 저하를 방지하여 험프 현상 및 INWE(Inverse Narrow Width Effect) 현상을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 제조 방법은, 실리콘 기판에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막 상에 소자분리 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역을 노출시키는 단계와, 상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하고 상기 포토레지스트 패턴을 제거하는 단계와, 상기 트렌치 측벽 및 하부면에 산화막을 형성하는 단계와, 상기 패드 질화막을 풀백 식각하여 상기 트렌치 탑코너부의 실리콘 기판을 노출시키는 단계와, 상기 노출된 트렌치 탑코너부에 상기 패드질화막을 셀프 얼라인 마스크로 이용하여 이온 주입을 실시하는 단계, 및 상기 패드 질화막 상에 고밀도 플라즈마 증착에 의한 매립 산화막을 형성하는 단계를 포함한다.
패드질화막, 풀백, 등방성 식각, 채널, 확산

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 STI 소자분리막을 제조함에 있어서 트렌치 탑 코너부와 인접한 채널 영역 도핑 농도 저하를 방지하여 험프 현상 및 INWE(Inverse Narrow Width Effect) 현상을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation)공정의 중요성이 더욱 더 커지고 있다.
도 1a 내지 도 1d는 종 기술에 따른 반도체 소자 제조 공정을 나타낸 단면도이다.
도 1a를 참조하면, 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 포토레지스트층(PR)을 순차로 형성한 후 이에 대한 사진 식각 공정을 진행하여, 트렌치 영역에 해당하는 기판(10)이 노출되도록 한다.
그리고 나서, 도 1b에 도시된 바와 같이 노출된 기판(10) 부분을 식각하여 트렌치(STI)를 형성한다.
이어서, 포토레지스트층(PR)을 제거하고 트렌치 측벽 및 하면에 산화막(13)을 형성하고, 트렌치(STI)를 매립하도록 기판 상에 갭필(gap-fill)산화막을 증착한다.
그런 다음, 패드질화막(12)이 노출될 때까지 갭필 산화막(14)을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하고, 패드 질화막(12)을 제거하여 도 1c에 도시된 바와 같이 소자분리막(14)을 형성한다.
이어서, 도 1d에 도시된 바와 같이 웰 및 문턱전압 이온 주입을 실시한 후 게이트 산화막(15) 및 게이트 전극(16)을 형성한다.
이러한, 종래 기술에 의해 형성된 소자분리막(14)은 식각 과정에서 탑 코너(top corner)부에 모트(moat : M)가 발생하거나, 탑 코너(top corner)부의 라운딩이 어렵다.
이에 따라, 탑 코너부의 실리콘 기판(10)과 소자분리막(14)의 계면에서 게이트 전극(16)의 전계가 집중됨에 따라, 트랜지스터의 험프(hump)가 발생한다.
또한, 채널 영역에 주입된 도펀트(특히, 보론)가 후속 열공정이나 산화 공정에 의해 아웃-디퓨젼(out diffusion)되어 탑 코너(top corner) 영역으로 확산되어 채널 농도를 감소된다.
이로 인해, 동작 전압보다 낮은 전압에서도 도통되는 기생소자가 발생되어 험프(hump) 또는 더블 킹크(double kink)가 발생되어 결과적으로 off 상태에서 누설전류를 증가되는 문제가 발생한다.
이를 개선하기 위해, 트렌치의 탑 코너부의 라운딩 정도를 크게 하기 위하여 사이드월 산화막을 2중으로 형성하기도 하지만, 이는 채널 영역도 산화시키게 되어 채널 영역을 감소시켜 INWE(Inverse Narrow Width Effect) 현상을 유발한다.
이러한 문제점을 개선하기 위한 기술이 국내특허출원 제2003-0044202호에 "질화막 수축 및 Ｎ-형 도펀트를 이용하여 문턱전압의 균일도를 개선하기 위한 방법"이라는 제목으로 개시된바 있다.
이 기술은 트렌치 영역을 식각 한 후 패드질화막에 대한 축소 공정을 진행하고, 축소된 패드질화막 상에 플라즈마 산화막을 형성 한 다음, 패드질화막이 드러나도록 연마 공정을 진행하고, N-형 이온주입과, 문턱전압 스크린 산화 공정 및 셀 문턱전압 이온주입으로 P-형 도펀트를 주입하는 공정을 순차로 진행하는 것이다.
즉, 국내특허출원 제2003-0044202호의 기술은 트렌치 영역 식각 후 질화막을 수축시켜 STI 탑 코너부를 노출시키고, 노출된 영역 즉 벌크에 보론 아웃-디퓨전에 의하여 감소되는 문턱전압 만큼 미리 반대 유형의 도펀트 주입을 실시함으로써, 전 채널 영역이 동일한 Vt를 유지할수 있도록 하는 기술이다.
그런데, 이 기술은 열산화 공정 이후에 N-형 이온주입을 실시하기 때문에, 열 공정에 의한 채널영역의 이온 확산 효과가 발생하여, 소자분리막의 탑코너 경계부 도핑 농도가 변화하여 균일한 채널 농도 유지가 어려워 기생소자가 발생하는 문제점이 있었다.
본 발명은 식각 공정에 의한 트렌치 손상을 보완하기 위한 산화막 형성 후, 패드질화막을 풀백 식각하여 STI 탑 코너 영역의 실리콘 기판을 노출시킨 다음 패드질화막을 셀프 얼라인 마스크로 이용하여 탑 코너 영역에만 선택적으로 경사 이온 주입을 실시함으로써, 트렌치 탑 코너부의 채널 영역 도핑 농도를 보충하여 험프 현상을 개선할 수 있도록 하는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법은, 실리콘 기판에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막 상에 소자분리 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역을 노출시키는 단계와, 상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하고 상기 포토레지스트 패턴을 제거하는 단계와, 상기 트렌치 측벽 및 하부면에 산화막을 형성하는 단계와, 상기 패드 질화막을 풀백 식각하여 상기 트렌치 탑코너부의 실리콘 기판을 노출시키는 단계와, 상기 노출된 트렌치 탑코너부에 상기 패드질화막을 셀프 얼라인 마스크로 이용하여 이온 주입을 실시하는 단계, 및 상기 패드 질화막 상에 고밀도 플라즈마 증착에 의한 매립 산화막을 형성하는 단계를 포함한 다.
이때, 상기 질화막을 제거한 후 선택적으로 웰 이온 주입 및 문턱전압 이온주입 공정을 실시하는 단계; 상기 실리콘 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 실리콘 기판에 대한 열처리 공정을 실시하는 단계; 상기 게이트 전극 패턴 양측의 실리콘 기판에 LDD 영역을 형성하는 단계, 및 상기 게이트 전극 양측벽에 스페이서를 형성하고 실리콘 기판에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 트렌치 측벽 및 하부면에 산화막을 형성하기 전에 불산 용액 또는 BOE 용액으로 패드 산화막의 일부를 식각하는 단계를 더 포함함을 특징으로 하고, 상기 패드 질화막을 풀백 식각하는 공정은 인산 용액을 이용한 등방성 습식식각 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 인산 용액을 이용한 등방성 습식식각 공정 이전에 불산 세정을 더 실시하는 것을 특징으로 하며, 상기 인산 용액을 이용한 등방성 습식식각 공정은 3분~20분 실시하는 것을 특징으로 한다.
그리고, 상기 노출된 트렌치 탑코너부에 이온 주입을 실시하는 단계는 이온 소스로 N-형 이온 또는 P-형 이온을 사용하는 것을 특징으로 하며, 상기 N-형 이온 주입은 P31 또는 Sb를 이온 소스로 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시하고, 상기 P-형 이온 주입은 BF2 또는 B11 또는 인듐을 이온 소스로 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시하는 것을 특징으로 한다.
이때, 상기 이온 주입은 틸트(tilt)각(θ) 5~30°, 트위스트(twist)각(α) 10~90°로 경사 이온 주입방식으로 실시하는 것을 특징으로 한다.
본 발명은 STI 탑 코너부에만 선택적으로 이온 주입을 실시하여 STI 탑 코너와 인접한 채널 영역의 도핑 농도를 보충하여 줌으로써 채널 영역 내의 도핑 농도를 균일하게 하여 험프 현상 및 INWE(Inverse Narrow Width Effect) 현상을 방지할 수 있는 이점이 있다.
또한, 본 발명은 패드 질화막을 등방성 식각하여 STI 탑 코너의 선택적인 이온 주입시 포토레지스트 패턴 없이, 패드 질화막을 셀프 얼라인 이온 주입 마스크로 이용함으로써 별도의 사진 공정을 추가하지 않아 공정 단순화를 할 수 있다.
또한, 패드 질화막 등방성 식각 후 별도의 포토레지스트 패턴을 이온 주입 마스크로 이용하여 패드 질화막이 이온 주입 마스크 역할을 하도록 함으로써, 포토레지스트 공정의 블로킹 마진을 확보할 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차로 나타낸 공정 단면도이다.
도 2a를 참조하면, 실리콘 기판(20)에 패드 산화막(21)과 패드 질화막(22) 및 포토레지스트층(PR1)을 순차적으로 형성한다.
패드 산화막(21)은 실리콘 기판(20)과 패드 질화막(22) 간의 스트레스 완화용으로 열산화 공정 등을 이용하여 50 내지 200 Å의 두께로 형성한다.
패드 질화막(22)은 후속의 웰 이온주입 공정 또는 문턱전압 이온주입 공정에서 스크린막으로 이용될 수 있는 것으로서, 1000∼2000Å 두께로 형성하며, 포토레지스트층(PR1)은 3000∼10000Å 두께로 형성한다.
그런 다음, 포토레지스트 노광 및 현상 공정을 통해 소자분리 영역을 정의하는 포토레지스트 패턴(PR1)을 형성한다.
이어서, 포토레지스트 패턴(PR1)을 식각 마스크로 이용한 식각 공정을 통해 패드질화막(22), 패드 산화막(21)을 순차로 식각하여 소자분리 영역의 실리콘 기판(20) 표면이 노출되도록 한다.
도 2b를 참조하면, 포토레지스트 패턴(PR1)을 식각 마스크로 상기 노출된 소자분리 영역의 실리콘 기판(20)을 식각하여 트렌치(STI)를 형성한다. 이때, 상기 트렌치의 깊이(depth) 및 기울기(slope)는 가해지는 식각 가스 량에 따라 원하는 크기로 형성할 수 있다.
도 2c를 참조하면, 트렌치(STI)가 형성된 결과물 상의 포토레지스트 패턴(PR1)을 제거하고, 전세 공정을 수행한다.
즉, 포토레지스트패턴(PR1)을 제거한 후 발생하는 잔류물이 남아 후속 공정에서의 결함 원인으로 작용할 수 있으므로 NH4OH:H2O2:H2O=1:5:50의 SC-1 용액을 이용하여, 50℃ 정도의 온도에서 약 10분간 수행한 후, HF:H2O=1:99의 용액에서 180 내지 360초간 수행함으로써, 잔류물을 제거한다.
그리고, 트렌치 측벽 및 하부면에 산화막(23)을 형성한다. 이때, 산화막 형성공정은 1050℃ 정도의 온도범위에서 건식 산화 방식으로 수행한다. 이로써, 트렌치(STI)의 상부 코너부위가 라운딩(rounding)처리된다.
또한, 산화막(23) 형성 공정 이전에 불산 용액 또는 BOE 용액으로 패드 산화막(21)의 일부를 식각할 수 있다.
도 2d를 참조하면, 패드 질화막(22)을 풀백 식각하여 트렌치 탑코너부의 실리콘 기판(20)을 노출시킨다.
여기서, 패드 질화막(22) 풀백 산화 공정은 인산 용액을 이용한 등방성 습식식각 공정으로 진행하는 것으로서, 인산 용액을 이용한 등방성 습식식각 공정 이전에 불산 세정을 더 실시할 수도 있다.
또한, 인산 용액을 이용한 등방성 습식식각 공정은 3분~20분 실시할 수 있다.
그리고, 풀백 공정에 의해 노출된 트렌치 탑코너부의 실리콘 기판에 이온 주입을 실시한다.
이때, 이온 주입시 패드 질화막(22)이 이온 주입 블로킹막으로 이용되는 셀프 얼라인 이온 주입이 이루어지도록 한다.
여기서, 이온 주입은 틸트(tilt)각(θ) 5~30°, 트위스트(twist)각(α) 10~90°로 경사 이온 주입방식으로 진행할 수 있다.
또한, 이온 주입은 N-형 이온 소스인 P31 또는 Sb를 이용하여 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시할 수 있다.
또는, 이온 주입은 P-형 이온 소스인 BF2 또는 B11 또는 인듐을 이용하여 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시할 수 있다.
한편, 도 2e를 참조하면, 패드 질화막(22) 상에 트렌치가 매립되도록 고밀도 플라즈마 증착을 통해 매립 산화막(HDP;24)을 형성하되, 후속의 연마 공정 마진을 고려하여 4,000 내지 6,000 Å의 두께로 형성한다.
도 2f를 참조하면, 매립 산화막(24)을 화학기계적 연마(CMP) 방식과 같은 평탄화 공정을 진행한다.
이때, 평탄화 공정은 질화막을 연마정지막으로 이용하여 실시할 수 있으며, 평탄화 공정을 진행한 후에는 인산(H3PO4)을 이용한 추가 습식 세정 공정을 통해 패드 질화막을 제거하여 소자분리막(24')을 완성한다.
도 2g를 참조하면, 소자분리막(24')이 형성된 실리콘 기판(20)에 P형 또는 N형 불순물을 이용한 웰 이온 주입 및 문턱전압 이온주입 공정을 실시한다.
그리고, 실리콘 기판 상에 게이트 산화막(25)과 폴리실리콘막(26)을 형성한 후 식각 공정을 통해 게이트 전극(26)을 형성한다.
이어서, 게이트 전극을 포함하는 실리콘 기판에 대한 열처리 공정을 실시하고, 게이트 전극(26) 패턴 양측의 실리콘 기판에 LDD 영역(27)을 형성한다.
이후, 게이트 전극(26) 양측벽에 스페이서(28)를 형성하고, 실리콘 기판(20)에 소오스/드레인(29)을 형성한다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도로서, 상술한 본 발명의 제 1 실시예와 동일한 단계에는 동일한 공정 조건을 적용한다.
도 3a를 참조하면, 실리콘 기판(30)에 패드 산화막(31)과 패드 질화막(32) 및 포토레지스트층(PR1)을 순차적으로 형성한 후, 포토레지스트 노광 및 현상 공정을 통해 P형 소자 영역(P)과 N형 소자 영역(N) 각각의 소자분리 영역을 정의하는 포토레지스트 패턴(PR1)을 형성한다.
그리고, 포토레지스트 패턴(PR1)을 식각 마스크로 이용한 식각 공정을 통해 패드질화막(32), 패드 산화막(21)을 순차로 식각하여 소자분리 영역의 실리콘 기판(30) 표면이 노출되도록 한다.
도 3b를 참조하면, 포토레지스트 패턴(PR1)을 노출된 소자분리 영역의 실리콘 기판(30)을 식각하여 트렌치(STI)를 형성한 후 포토레지스트 패턴(PR1)을 제거하고, 트렌치 측벽 및 하부면에 산화막(33)을 형성한다.
도 3c를 참조하면, 패드 질화막(32)을 풀백 식각하여 트렌치 탑코너부의 실리콘 기판(30)을 노출시킨다.
여기서, 패드 질화막(32) 풀백 식각 공정은 인산 용액을 이용한 등방성 습식식각 공정으로 진행하는 것으로서, 인산 용액을 이용한 등방성 습식식각 공정 이전에 불산 세정을 더 실시할 수도 있다.
또한, 인산 용액을 이용한 등방성 습식식각 공정은 3분~20분 실시할 수 있다.
도 3d를 참조하면, 풀백 공정을 진행한 패드 질화막(32)의 P형 소자 영역(P)을 블로킹하는 포토레지스터 패턴(PR2)를 형성한 후, 포토레지스트패턴(PR2)과 패드질화막(32)을 이온 주입 블로킹 막으로 이용하여 N형 소자 영역의 트렌치 탑코너부의 실리콘 기판에 이온 주입을 실시한다.
이때, 이온 주입 공정은 N형 소자 영역에만 진행하였지만 선택적으로 N형 소자 영역(N)을 블로킹 한 후 P형 소자 영역(P)의 트렌치 탑 코너부에 이온 주입을 추가로 실시 할 수 있다.
이와 같이 본 발명은 패드 질화막(32) 등방성 식각 후 별도의 포토레지스트 패턴(PR2)을 이온 주입 마스크로 이용하여 패드 질화막이 이온 주입 마스크 역할을 하도록 함으로써, 포토레지스트 공정의 블로킹 마진을 확보할 수 있다.
한편, 패드 질화막(32) 상에 트렌치가 매립되도록 매립 산화막(HDP)을 형성하고, 패드 질화막(32)을 연마 정지막으로 하는 연마 공정을 진행하여 평탄화하고, 패드질화막(32)을 제거하여 도 3e에 도시된 바와 같이 소자분리막(34)을 완성한다.
이어서, 도 3f에 도시된 바와 같이 소자분리막(34)이 형성된 실리콘 기판(30)에 P형 또는 N형 불순물을 이용한 웰 이온 주입 및 문턱전압 이온주입 공정을 실시한다.
그리고, 실리콘 기판 상에 게이트 산화막(35)과 게이트 전극(36)을 형성하고, 게이트 전극(36) 패턴 양측의 실리콘 기판에 LDD 영역(37)을 형성한다.
이후, 게이트 전극(36) 양측벽에 스페이서(38)를 형성하고, 실리콘 기판(30)에 소오스/드레인(39)을 형성한다.
도 1a 내지 도 1d는 종래 기술에 의한 소자 분리막 형성 방법을 나타낸 공정 단면도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차로 나타낸 공정 단면도.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순차로 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호 설명>
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 산화막
24 : 매립 산화막 24': 소자분리막
25 : 게이트 산화막 26 : 게이트 전극
27 : LDD 영역 28 : 스페이서
29 : 소오스/드레인

Claims (9)

  1. 실리콘 기판에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막 상에 소자분리 영역을 정의하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역을 노출시키는 단계;
    상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하고 상기 포토레지스트 패턴을 제거하는 단계;
    상기 패드 산화막의 일부를 습식 식각하는 단계;
    상기 트렌치 측벽 및 하부면에 산화막을 형성하는 단계;
    상기 패드 질화막을 인산 용액을 이용한 등방성 습식식각방식으로 풀백 식각하여 상기 트렌치 탑코너부의 영역을 노출시키는 단계;
    상기 패드 산화막과 상기 풀백 식각을 진행한 패드 질화막 위에 포토레지스터 패턴을 형성하여 이온 주입 영역을 노출하는 단계;
    상기 노출된 트렌치 탑코너부에 상기 패드질화막 및 상기 포토레지스터 패턴을 마스크로 이용하여 이온 주입을 실시하는 단계;
    상기 패드 질화막을 포함한 기판 전면 상에 고밀도 플라즈마 증착에 의한 매립 산화막을 형성하는 단계; 및
    상기 매립 산화막을 평탄화한 후 패드 질화막을 제거하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 패드 질화막을 제거한 후 선택적으로 웰 이온 주입 및 문턱전압 이온주입 공정을 실시하는 단계;
    상기 실리콘 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 실리콘 기판에 대한 열처리 공정을 실시하는 단계;
    상기 게이트 전극 패턴 양측의 실리콘 기판에 LDD 영역을 형성하는 단계, 및
    상기 게이트 전극 양측벽에 스페이서를 형성하고 실리콘 기판에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 인산 용액을 이용한 등방성 습식식각 공정 이전에 불산 세정을 더 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 인산 용액을 이용한 등방성 습식식각 공정은 3분~20분 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 노출된 트렌치 탑코너부에 이온 주입을 실시하는 단계는 이온 소스로 N-형 이온 또는 P-형 이온을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 N-형 이온 주입은 P31 또는 Sb를 이온 소스로 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시하고, 상기 P-형 이온 주입은 BF2 또는 B11 또는 인듐을 이온 소스로 5KeV~100KeV의 에너지와 1.0E11/㎠~1.0E14/㎠의 도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 이온 주입은 틸트(tilt)각(θ) 5~30°, 트위스트(twist)각(α) 10~90° 로 경사 이온 주입방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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