KR20050011962A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 채널영역 에지부분의 불순물 농도를 안정화시켜 협폭에 따른 NMOS 및 PMOS 트랜지스터의 특성차를 제거하여 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 패드 산화막과 질화막을 증착하는 단계; 기판의 일부가 노출되도록 질화막과 패드 산화막을 패터닝하는 단계; 노출된 기판을 소정 깊이만큼 식각하여 트렌치를 형성하여 필드영역 및 액티브 영역을 한정하는 단계; 및 액티브 영역 중 채널영역의 폭방향 에지부분에 불순물영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 불순물영역은 P형이고, 불순물영역의 형성은 이온주입, 열확산 또는 플라즈마 방식으로 수행하는데, 여기서 이온주입은 경사없이 수행하거나 소정 각도의 경사를 부가하여 수행한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 협폭에 따른 소자 특성 차이를 제거할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 기술 개발에 있어서 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 평가시 기본이 되는 항목이 일정 게이트 폭(Width; W), 예컨대 20㎛에 대한 가장 작은 게이트 길이(Length; L)의 평가와 일정 게이트 길이(L)에 대한 협폭 (narrow width) 특성의 평가이다. 통상적으로 폭(W)의 크기는 전류구동능력에 비례하기 때문에 폭 변화에 대한 트랜지스터 특성이 일정한 것이 칩 설계에 유리하고 설계 마진도 증가시킬 수 있다.
그러나, 현재 0.13㎛ 기술에서는 도 1a에서와 같이 N 채널 MOS(NMOS) 트랜지스터의 경우 문턱전압(threshold voltage; Vth)이 낮아지고 도 1b와 같이 P채널 MOS(PMOS) 트랜지스터의 경우 문턱전압이 높아지는 상반대의 협폭특성을 나타냄에 따라 소자 특성이 저하되는 문제가 발생한다. 이는 도 2a 및 도 2b에 나타낸 바와 같이, 광폭(wide width) 트랜지스터의 경우(도 2a 참조)에는 게이트(G)와 액티브 영역이 오버랩되는 영역, 즉 실제 채널영역(A1)이 넓고, 협폭 트랜지스터의 경우(도 2b 참조)에는 실제 채널영역(A2)이 작지만, 각 채널영역(A1, A2)의 에지부분(B1, B2)의 실제 크기는 큰 차이가 없기 때문에 협폭 트랜지스터에서는 전체 채널영역(A2)에서 에지부분(B2)이 차지하는 부분이 상대적으로 클 뿐만 아니라, 에지부분(B2)이 필드산화막과의 경계부분으로서 보론(Boron; B) 이온의 분리(segregation), 인(Phosphorous; P) 이온의 파일업(file-up), 이온주입 새도잉(shadowing) 및 모트(moat) 등으로 인하여 불순물이 비정상적인 농도를 가지기 때문이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 채널영역 에지부분의 불순물 농도를 안정화시켜 협폭에 따른 NMOS 및 PMOS 트랜지스터의 특성차를 제거하여 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 NMOS 및 PMOS 트랜지스터의 협폭특성을 각각 나타낸 도면.
도 2a 및 도 2b는 광폭 및 협폭에 따른 트랜지스터의 채널영역을 각각 나타낸 평면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 패드 산화막
22 : 질화막 23 : 트렌치
24 : 월산화막 25 : P형 불순물영역
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 패드 산화막과 질화막을 증착하는 단계; 기판의 일부가 노출되도록 질화막과 패드 산화막을 패터닝하는 단계; 노출된 기판을 소정 깊이만큼 식각하여 트렌치를 형성하여 필드영역 및 액티브 영역을 한정하는 단계; 및 액티브 영역 중 채널영역의 폭방향 에지부분에 불순물영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 불순물영역은 P형 불순물 이온을 이용하여 이온주입, 열확산 또는 플라즈마 방식으로 형성하는데, 여기서 이온주입은 경사없이 수행하거나 소정 각도의 경사를 부가하여 수행한다.
또한, 불순물영역을 형성하는 단계 이전에 상기 트렌치 표면에 월산화막을 형성하거나, 트렌치 표면에 월산화막을 형성한 후 트렌치를 매립하도록 기판 전면 상에 매립용 산화막을 형성하거나, 트렌치 표면에 월산화막을 형성하고, 트렌치를 매립하도록 기판 상에 매립용 산화막을 형성한 후 매립용산화막을 화학기계연마에의해 식각하여 평탄화할 수도 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 게이트의 폭 방향으로의 단면을 나타낸다.
도 3a에 도시된 바와 같이, 반도체 기판(20) 상에 패드 산화막(21)과 질화막(22)을 순차적으로 증착하고, 포토리소그라피 및 식각공정에 의해 기판(20)의 일부가 질화막(22)과 패드 산화막(21)을 패터닝한다. 그 다음, 도 3b에 도시된 바와 같이, 노출된 기판(20)을 소정 깊이만큼 식각하여 트렌치(23)를 형성하여 필드영역 및 액티브 영역을 한정한 후, 트렌치(23) 표면에 월(wall) 산화막(24)을 형성한다.
도 3c에 도시된 바와 같이, 기판(10)의 액티브 영역 중 채널영역의 폭방향 에지부분에 이온주입에 의해 P형 불순물, 바람직하게 B, BF2또는 In 이온을 주입하여 P형 불순물영역(25)을 형성한다. 바람직하게, 이온주입은 경사(tilt) 없이 수행하거나 소정 각도의 경사를 부가하여 수행한다. 여기서, P형 불순물영역(25)은 채널영역 에지부분(B2, 도 2 참조)의 불순물 농도를 안정화시켜 협폭에서 NMOS 트랜지스터의 Vth는 높이고 PMOS 트랜지스터 Vth는 낮춤으로써 협폭에 따른 NMOS 및 PMOS 트랜지스터의 특성차를 제거한다. 그 후, 도시되지는 않았지만, 트렌치(23)내부에 매립용 산화막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 산화막을 식각하여 평탄화한 후, 질화막(22) 및 패드 산화막(21)을 제거하여 STI(Shallow Trench Isolation) 구조의 필드산화막을 형성한다.
상기 실시예에 의하면, 채널영역의 폭방향 에지부분에 P형 불순물영역을 형성하여 에지부분의 불순물 농도를 안정화시켜 협폭에 따른 NMOS 및 PMOS 트랜지스터의 특성차를 제거함으로써 소자의 특성을 향상시킬 수 있게 된다.
한편, 상기 실시예에서는 마스크를 사용하는 것 없이 트렌치 및 월산화막의 형성 후 이온주입에 의해 P형 불순물영역을 형성하였지만, 트렌치 형성 직후나 매립용 산화막에 의한 트렌치 매립 직후 또는 CMP에 의한 평탄화 수행 후 형성할 수도 있고, 열확산(thermal diffusion)이나 플라즈마(plasma)방식 등에 의해서도 형성이 가능할 뿐만 아니라 별도의 마스크를 부가하여 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 채널영역 에지부분의 불순물 농도를 안정화시켜 협폭에 따른 NMOS 및 PMOS 트랜지스터의 특성차를 제거함으로써 소자 특성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 패드 산화막과 질화막을 증착하는 단계;
    상기 기판의 일부가 노출되도록 상기 질화막과 패드 산화막을 패터닝하는 단계;
    상기 노출된 기판을 소정 깊이만큼 식각하여 트렌치를 형성하여 필드영역 및 액티브 영역을 한정하는 단계; 및
    상기 액티브 영역 중 채널영역의 폭방향 에지부분에 불순물영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 불순물 영역은 P형인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물영역은 이온주입, 열확산 또는 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 이온주입은 경사없이 수행하거나 소정 각도의 경사를 부가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 불순물영역을 형성하는 단계 이전에 상기 트렌치 표면에 월산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 불순물영역을 형성하는 단계 이전에,
    상기 트렌치 표면에 월산화막을 형성하는 단계; 및
    상기 트렌치를 매립하도록 기판 전면 상에 매립용 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 불순물영역을 형성하는 단계 이전에,
    상기 트렌치 표면에 월산화막을 형성하는 단계;
    상기 트렌치를 매립하도록 기판 상에 매립용 산화막을 형성하는 단계; 및
    상기 매립용산화막을 화학기계연마에 의해 식각하여 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100811262B1 (ko) * 2005-12-29 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100973857B1 (ko) * 2007-12-28 2010-08-03 매그나칩 반도체 유한회사 반도체 소자의 제조 방법

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