KR20080046992A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 성능이 향상된 PMOS 트랜지스터 소자를 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자는, 반도체 기판의 소정 영역에 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 절연막 및 게이트 전극 측벽에 형성된 스페이서; 상기 스페이서 하부의 반도체 기판에 저농도 불순물이 주입되어 형성된 LDD 영역; 상기 게이트 전극 양측의 반도체 기판에 고농도 불순물이 주입되어 형성된 소스/드레인 영역; 및 상기 게이트 전극 및 스페이서에 의해 드러난 반도체 기판 표면에 형성된 산질화막;을 포함하는 것을 특징으로 한다.
이로써, 본 발명은 PMOS 트랜지스터에서 소스/드레인 영역에 주입된 불순물의 아웃 디퓨젼을 방지함으로써 소자 성능 향상되는 효과가 있다.
산질화막, 아웃 디퓨젼, 보론

Description

반도체 소자 및 그 제조 방법{Semiconductor device and the fabrication method}
도 1a는 종래 PMOS 트랜지스터에서 소스/드레인 불순물 이온 주입 공정을 보여주는 단면도.
도 1b는 종래 PMOS 트랜지스터에서 소스/드레인 불순물 이온 주입 공정 이후 어닐링 공정을 보여주는 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법에 따라 제조된 PMOS 트랜지스터를 보여주는 단면도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 공정 순서도.
<도면의 주요부분에 대한 부호 설명>
200 : 실리콘 기판 201 : 소자 분리막
221 : 게이트 절연막 225 : 게이트 전극
227 : LDD 영역 229 : TEOS막
231 : 질화막 232 : 열산화막
233 : 소스/드레인 영역 234 : 산질화막
본 발명은 반도체 소자에 관한 것으로, 특히 성능이 향상된 PMOS 트랜지스터 소자를 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1a는 종래 PMOS 트랜지스터에서 소스/드레인 불순물 이온 주입 공정을 보여주는 단면도이고, 도 1b는 종래 PMOS 트랜지스터에서 소스/드레인 불순물 이온 주입 공정 이후 어닐링 공정을 보여주는 단면도이다.
도 1a에 도시된 바와 같이, 종래 PMOS 트랜지스터는, 반도체 기판인 실리콘 기판(100) 상부에 반도체 소자 간 분리를 위한 소자 분리막(STI : Shallow Trench Isolation)(101)을 형성한다.
이후, 상기 실리콘 기판(100) 상에 P-웰 형성을 위한 임플란트(implant)를 실시한다.
이어서, 실리콘 옥사이드(silicon oxide)막으로 이루어진 게이트 절연막(123)이 형성된 실리콘 기판(100) 상에 게이트 전극(125) 형성을 위한 폴리 실리콘 층을 증착시킨다.
이후, 상기 폴리 실리콘층 상부에 포토레지스트(Photoresist) 층(도시하지 않았음)을 형성시켜, 실리콘 기판(100) 상 게이트 형성 위치에 증착된 폴리실리콘층 및 게이트 절연막을 포토리소그래피(Photolithography) 공정 및 식각 공정을 통하여 패터닝시킨다.
즉, 상기 패터닝된 포토레지스트를 식각 마스크로하여 상기 패터닝된 게이트 형성 위치에 증착된 폴리 실리콘 층을 제외한 다른 영역에 증착된 폴리 실리콘층 및 실리콘 옥사이드를 식각하여 게이트 전극(125) 및 게이트 절연막(123)을 형성한다.
상기 게이트 전극(125)의 양측 실리콘 기판(100) 내 활성 영역에 저농도의 불순물을 이온 주입시켜 LDD(Lightly Doped Drain) 영역(127)을 형성시킨다.
그리고, 상기 게이트 전극(125)을 덮도록 상기 실리콘 기판(100) 전면에 절연막을 형성한 후, 전면 식각하여 상기 게이트 전극(125)의 측벽에 스페이서(131)를 형성시키고, 상기 스페이서(131)의 양쪽 실리콘 기판(100)에 고농도의 불순물을 이온 주입하여 소스/드레인 영역(133)을 형성시킨다.
상기 스페이서(131)은 질화막으로 이루어지고, 상기 질화막 하부에 TEOS(Tetra Ethyl Ortho Silicate)(129)가 더 형성될 수 있다.
상기 PMOS 트랜지스터는 상기 소스/드레인 영역(133)을 형성하기 위한 고농도의 불순물로서 예를 들어, 보론(Boron) 등의 이온을 사용한다.
그런데, 최근에는 상기 PMOS 트랜지스터의 소스/드레인 영역(133)을 형성하기 위한 불순물 이온 주입 공정에서 소스/드레인 영역의 접합 깊이가 90nm 에서 20nm 수준까지 낮아지고 있다. 이를 만족시키기 위하여 종래 1 ~ 5 KeV의 낮은 에너지로 임플란트가 진행된다.
그런데, 소스/드레인 영역에 주입된 고농도의 B 이온을 활성화시키기 위한 어닐링 공정에서 B 이온 자체가 높은 확산도를 가지기 때문에 이온주입 에너지를 낮게 설정하여 이온주입 공정을 수행하더라도 B 이온이 아웃 디퓨젼(out diffusion)되므로, 소스/드레인 영역에 원하는 수준으로 불순물이 이온 주입되지 못하여 PMOS 트랜지스터 소자의 속도 저하를 발생시키는 문제점이 있다.
본 발명은 PMOS 트랜지스터의 접합 영역에 있어서 불순물의 아웃 디퓨전(out diffusion)을 방지하여 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 반도체 기판의 소정 영역에 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 절연막 및 게이트 전극 측벽에 형성된 스페이서; 상기 스페이서 하부의 반도체 기판에 저농도 불순물이 주입되어 형성된 LDD 영역; 상기 게이트 전극 양측의 반도체 기판에 고농도 불순물이 주입되어 형성된 소스/드레인 영역; 및 상기 게이트 전극 및 스페이서에 의해 드러난 반도체 기판 표면에 형성된 산질화막;을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판의 소정 영역에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계; 상 기 게이트 절연막 및 게이트 전극 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 표면에 열산화막을 형성하는 단계; 상기 게이트 전극 및 스페이서 양측의 상기 반도체 기판에 고농도 불순물 영역을 형성하는 단계; 상기 반도체 기판 표면에 질소 플라즈마 처리하여 상기 열산화막을 산질화막으로 형성하는 단계; 및 상기 불순물을 활성화하기 위한 어닐링을 실시하는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법에 따라 제조된 PMOS 트랜지스터를 보여주는 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 PMOS 트랜지스터는, 실리콘 기판(200)에 소자 분리막(201)을 형성하여 소자가 형성될 액티브 영역(active area)을 정의한다.
상기 반도체 기판은 실리콘 기판(200)으로 이루어지고, 상기 소자 분리막(201)은 얕은 트렌치 소자분리(STI) 공정으로 형성하는 것이 바람직하나, 국부적 산화(local oxidation of silicon; LOCOS) 공정에 의해 형성하는 것도 가능하다.
상기 액티브 영역에서 상기 실리콘 기판(200) 상에 실리콘 옥사이드로 이루어진 게이트 절연막(223)과, 폴리 실리콘층으로 이루어진 게이트 전극(225)이 형성되어 있다.
상기 게이트 전극(225)의 측벽에는 절연막 예를 들어, TEOS(Tetra Ethyl Ortho Silicate)(229)와 질화막(SiNx)(231)으로 이루어진 스페이서(spacer)가 형성 되어 있다.
상기 게이트 전극(225)을 기준으로 양쪽으로 상기 실리콘 기판(200)에 P형 불순물이 주입되어 P-LDD 영역(227)이 형성된다.
또한, 상기 게이트 전극(225) 양측에 형성된 스페이서(231, 229)를 마스크로 상기 실리콘 기판(200)에 고농도의 P형 불순물이 주입되어 소스/드레인 영역(233)이 형성된다.
그리고, 상기 게이트 전극(225), 상기 소스/드레인 영역(233) 상에는 실리콘 산질화막(SiON)(234)이 형성되어 있다.
상기 실리콘 산질화막(234)은 상기 소스/드레인 영역(233)을 형성하기 위하여 고농도의 P형 불순물을 주입한 후 이온의 활성화를 위한 어닐링 공정에서 P형 불순물 예를 들어, 보론(Boron)이 아웃 디퓨젼(Out diffusion)되는 것을 방지하는 역할을 한다.
상기 소스/드레인 영역(233)을 형성하기 위하여 상기 실리콘 기판(200)에 주입된 보론은 AMU(Atomic Mass Unit)이 11인 이온을 사용한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 공정 순서도이다.
여기서는 본 발명에 따른 반도체 소자로서, PMOS 트랜지스터를 형성하는 방법에 대해서 구체적으로 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(200) 상에 STI(Shallow Trench Isolation)공정으로 소자 분리막(201)을 형성한다.
여기서, 상기 소자 분리막(201)에 의해 분리되어 정의된 액티브 영역에 실제로 소자가 형성된다.
그리고, 도 3b에 도시된 바와 같이, 상기 실리콘 기판(200)에 N형 불순물을 주입하여 N-웰(221)을 형성한다.
상기 실리콘 기판 상에 소정의 열산화(thermal oxidation)공정을 통하여 실리콘 산화막(silicon oxide)을 형성하고, 상기 실리콘 산화막 상에 폴리 실리콘층을 증착시킨다.
그리고, 도 3c에 도시된 바와 같이, 상기 실리콘 산화막 및 상기 폴리 실리콘층을 포토리소그래피 공정 및 식각 공정을 통하여 게이트 전극(225) 및 게이트 절연막(223)으로 이루어진 게이트 스택(stack)을 형성한다.
이후, 도 3d에 도시된 바와 같이, 상기 게이트 전극(225)을 이온 주입 마스크로 사용하여 저농도의 P형 불순물을 주입한다. 이로써, 상기 게이트 전극(225) 양쪽의 상기 실리콘 기판(200) 상에 P-LDD 영역이 형성된다.
이후, 도 3e에 도시된 바와 같이, 상기 게이트 전극(225)을 덮도록 상기 실리콘 기판(200) 전면에 스페이서(229, 231) 물질로서 질화막 또는 산화막/질화막 등의 절연막을 증착하고, 비등방성 식각에 의해 식각하여 게이트 전극(225) 측벽에 스페이서(229, 231)를 형성한다.
상기 스페이서 물질의 산화막으로는 TEOS(Tetra Ethyl Ortho Silicate)막(229)을 사용할 수 있으며, 질화막으로는 실리콘 질화막(231)을 사용할 수 있다.
이후, 도 3f에 도시된 바와 같이, 상기 실리콘 기판(200) 전면에 RTP(Rapid Thermal Process)를 이용한 열산화(Thermal Oxidation) 공정을 실시한다.
상기 RTP 공정은 700 ~ 800 ℃의 온도, 산소 분위기에서 진행한다.
이때, 노출된 게이트 전극(225) 상면과 노출된 실리콘 기판(200) 상에는 열산화막(232)이 형성된다.
이어서, 도 3g에 도시된 바와 같이, 상기 열산화막(232)이 형성된 실리콘 기판(200) 상에 상기 게이트 전극(225)과 상기 스페이서(229, 231)를 이온 주입 마스크로 하여 고농도의 P형 불순물을 주입하는 공정을 진행한다.
예를 들어, 상기 P형 불순물은 11B+ 이온일 수 있다.
이로써 상기 게이트 전극(225) 양쪽의 상기 실리콘 기판(200)에 소정의 접합 깊이를 가지는 소스/드레인 영역(233)이 형성된다.
도 3h에 도시된 바와 같이, 상기 소스/드레인 영역(233)이 형성된 실리콘 기판(200) 전면에 질소(N2) 플라즈마(plasma) 처리하여 상기 열산화막(232)을 산질화막(234)으로 형성한다.
상기 질소 플라즈마 처리시에 RF파워는 150~200W, 질소 플로우는 350~450sccm, 압력은 9~22 torr, 공정 시간은 100~120sec 조건에서 진행할 수 있다.
이후, 도 3i에 도시된 바와 같이, 소스/드레인 영역(233)을 형성하기 위하여 실리콘 기판(200)에 주입된 불순물을 활성화시키기 위하여 스파이크 어닐링(spike anealing) 공정을 진행한다.
상기 스파이크 어닐링의 온도는 900~1100 ℃일 수 있다.
이때, 상기 실리콘 기판(200)에 이온 주입된 보론은 그 자체가 높은 확산도를 가지기 때문에 이온주입 에너지를 낮게 설정하여 이온주입 공정을 수행하더라도 보론 이온이 아웃 디퓨젼(out diffusion)되는 경향이 있으나, 상기 소스/드레인 영역(233) 상면에 형성된 산질화막(234)이 배리어(barrier)역할을 하여 상기 보론의 아웃 디퓨젼 현상을 방지하게 된다.
이로써, 상기와 같은 공정 순서에 따라 제조된 PMOS 트랜지스터는 소스/드레인 영역(233)에 주입된 불순물의 아웃 디퓨젼을 방지함으로써 상기 소스/드레인 영역(233)의 불순물 농도를 어닐링 이후에도 유지할 수 있으므로 PMOS 트랜지스터 소자의 속도 저하를 방지하고 R_익스텐션(extension) 저항(Rs)의 증가를 방지하여 소자 성능 향상되는 효과가 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 PMOS 트랜지스터에서 소스/드레인 영역에 주입된 불순물의 아웃 디퓨젼을 방지함으로써 상기 소스/드레인 영역의 불순물 농도를 어닐링 이후에도 유지할 수 있어 PMOS 트랜지스터 소자의 속도 저하를 방지하고 R_익스텐션(extension) 저항(Rs)의 증가를 방지하여 소자 성능 향상되는 효과가 있다.

Claims (8)

  1. 반도체 기판의 소정 영역에 형성된 게이트 절연막 및 게이트 전극;
    상기 게이트 절연막 및 게이트 전극 측벽에 형성된 스페이서;
    상기 스페이서 하부의 반도체 기판에 저농도 불순물이 주입되어 형성된 LDD 영역;
    상기 게이트 전극 양측의 반도체 기판에 고농도 불순물이 주입되어 형성된 소스/드레인 영역; 및
    상기 게이트 전극 및 스페이서에 의해 드러난 반도체 기판 표면에 형성된 산질화막;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 산질화막은 상기 게이트 전극 상부 표면에 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 불순물은 보론(Boron)인 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판의 소정 영역에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 상기 반도체 기판에 저농도 불순물 영역을 형성하 는 단계;
    상기 게이트 절연막 및 게이트 전극 측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판 표면에 열산화막을 형성하는 단계;
    상기 게이트 전극 및 스페이서 양측의 상기 반도체 기판에 고농도 불순물 영역을 형성하는 단계;
    상기 반도체 기판 표면에 질소 플라즈마 처리하여 상기 열산화막을 산질화막으로 형성하는 단계; 및
    상기 불순물을 활성화하기 위한 어닐링을 실시하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 반도체 기판 표면에 열산화막을 형성하는 단계는, 700 내지 800 ℃의 온도, 산소 분위기에서 RTP(Rapid Thermal Process)로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 열산화막은 상기 게이트 전극 상부 표면에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4항에 있어서,
    상기 반도체 기판 표면에 질소 플라즈마 처리하여 상기 열산화막을 산질화막으로 형성하는 단계는, RF파워는 150 내지 200W, 질소 플로우는 350 내지 450sccm, 압력은 9 내지 22 torr, 공정 시간은 100 내지 120sec 조건에서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4항에 있어서,
    상기 불순물을 활성화하기 위한 어닐링을 실시하는 단계에 있어서,
    상기 어닐링은 900 내지 1100 ℃에서 스파이크 어닐링으로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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