KR101095679B1 - Ｐｍｏｓ 트랜지스터의 제조방법 - Google Patents

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Abstract

게이트산화막의 열화없이 보론(B) 이온의 침투현상을 방지할 수 있는 PMOS 트랜지스터의 제조방법은, 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계와, 폴리실리콘막의 일정 두께를 경사식각하는 단계와, 경사 식각된 폴리실리콘막을 P형 도펀트로 도핑시키는 단계와, 폴리실리콘막의 도펀트를 확산시키는 단계와, 폴리실리콘막의 경사부분을 제거하여 평탄화하는 단계와, 평탄화된 폴리실리콘막 상에 게이트금속막을 형성하는 단계와, 게이트금속막 상에 PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계와, 게이트금속막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트 스택을 형성하는 단계, 및 게이트 스택 양측의 반도체기판에 소스/드레인을 형성하는 단계를 포함한다.
보론(B) 침투, 게이트산화막 열화, PMOS, 듀얼 게이트

Description

ＰＭＯＳ 트랜지스터의 제조방법{Method for fabricating PMOS transistor}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 게이트산화막의 열화없이 보론(B) 이온의 침투현상을 방지할 수 있는 PMOS 트랜지스터의 제조방법에 관한 것이다.
반도체소자의 게이트를 형성하는 물질로는 흔히 폴리실리콘이 사용된다. 이는 폴리실리콘이 고융점, 박막 형성 및 라인패턴 형성의 용이함 및 평탄한 표면 형성 등 게이트 물질로서 요구되는 물성을 만족시키고 있기 때문이다. 종래에는 공정의 단순화 차원에서 NMOS 및 PMOS 트랜지스터 모두 N형으로 도핑된 폴리실리콘으로 게이트를 형성하였으며, 그로 인해 PMOS 트랜지스터의 경우 매몰채널(buried channel)이 형성되게 되었다. 그러나, 반도체소자의 디자인 룰(design rule)이 점점 작아지고 고전력 및 고속동작이 요구되면서 매몰채널을 갖는 PMOS 트랜지스터의 경우 한계에 도달하게 되었다. 이를 해소하기 위하여 최근에는 NMOS 영역에는 N형으로 도핑된 폴리실리콘을, PMOS 영역에는 P형으로 도핑된 폴리실리콘을 사용하는 듀얼 게이트(dual gate) 공정이 널리 사용되고 있다.
PMOS 트랜지스터를 표면 채널 방식으로 바꾸면 전류 온/오프 비율 및 단채널 문턱전압의 롤 오프(role off) 특성이 개선된다. PMOS 트랜지스터를 표면 채널 구조로 만들기 위해서는 N+로 도핑된 폴리실리콘 대신에 P+로 도핑된 폴리실리콘을 사용하여야 한다. 통상, 공정의 단순화를 위하여 N형 도펀트로 도핑된 폴리실리콘막을 형성한 다음, PMOS 트랜지스터 영역의 폴리실리콘막에 이온주입 또는 플라즈마 도핑 방법으로 P형 도펀트를 고농도로 카운트 도핑시키는 방법이 사용되고 있다.
그런데, 카운트 도핑된 P형 도펀트인 보론(B)이 후속 공정을 진행하는 동안 게이트산화막을 뚫고 반도체기판 표면으로 침투(penetration)하는 현상이 발생한다. 보론(B) 이온이 반도체기판으로 침투하면, 반도체기판 내부의 도핑 농도를 변화시켜 트랜지스터의 문턱전압(Vt)을 변화시키고, 이로 인해 소자가 정상적으로 동작하지 못하는 결과가 초래된다. 이러한 현상을 방지하기 위하여 게이트산화막을 형성한 후 게이트산화막의 표면을 질화처리함으로써 도핑된 폴리실리콘막으로부터의 보론(B) 이온의 침투를 방지하는 방법을 사용하지만, 여전히 보론(B) 침투 현상을 완벽하게 방지하지는 못하는 실정이다. 또한, 게이트산화막을 질화처리하는 경우 게이트산화막의 막질을 저하시켜 핫 캐리어 효과(hot carrier effect)에 매우 취약한 구조를 가질 수밖에 없어 반도체소자 특성의 열화를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 게이트산화막의 열화없이 보론(B) 이온의 침투현상을 방지할 수 있는 PMOS 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 PMOS 트랜지스터의 제조방법은, 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계와, 폴리실리콘막의 일정 두께를 경사식각하는 단계와, 경사 식각된 폴리실리콘막을 P형 도펀트로 도핑시키는 단계와, 폴리실리콘막의 도펀트를 확산시키는 단계와, 폴리실리콘막의 경사부분을 제거하여 평탄화하는 단계와, 평탄화된 폴리실리콘막 상에 게이트금속막을 형성하는 단계와, 게이트금속막 상에 PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계와, 게이트금속막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트 스택을 형성하는 단계, 및 게이트 스택 양측의 반도체기판에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리실리콘막을 경사식각하는 단계에서, 상기 폴리실리콘막의 식각 면에 반도체기판의 표면에 대해 1 ∼ 45°의 각도를 갖도록 식각할 수 있다.
상기 폴리실리콘막을 도핑시키는 단계는 플라즈마 도핑 방법 또는 이온주입 방법으로 진행할 수 있다.
상기 폴리실리콘막을 도핑시키는 단계에서, 5 ∼ 7KeV의 에너지와 5 × 1015 ∼ 1 × 1017원자/㎠의 농도로 도핑시킬 수 있다.
상기 폴리실리콘막의 도펀트를 확산시키는 단계는 폴리실리콘막이 도핑된 상기 반도체기판을 급속열처리(RTP) 공정으로 열처리하는 단계를 포함할 수 있다.
상기 폴리실리콘막을 평탄화하는 단계는, 상기 폴리실리콘막의 좌 또는 우측에 식각 정지막을 형성하는 단계와, 상기 식각 정지막이 노출될 때까지 상기 폴리실리콘막을 식각하는 단계, 및 상기 식각 정지막을 제거하는 단계를 포함할 수 있다. 상기 폴리실리콘막을 식각하는 단계는 에치백 또는 화학기계적연마(CMP) 공정으로 진행할 수 있다.
상기 소스/드레인을 형성하는 단계 전에, 상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 작은 곳에 LDD 영역을 형성하기 위한 도펀트를 주입하는 단계를 더 포함할 수 있다.
상기 소스/드레인을 형성하는 단계 전에, 상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 큰 경우, 할로 이온주입을 실시하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 PMOS 트랜지스터의 제조방법은, 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계와, 폴리실리콘막의 일정 두께를 경사식각하는 단계와, 경사 식각된 폴리실리콘막을 P형 도펀트로 도핑시키는 단계와, 폴리실리콘막의 도펀트를 확산시키는 단계와, 폴리실 리콘막 상에 게이트금속막을 형성하는 단계와, 게이트금속막의 표면을 평탄화하는 단계와, 평탄화된 게이트금속막 상에 PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계와, 게이트금속막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트 스택을 형성하는 단계, 및 게이트 스택 양측의 반도체기판에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리실리콘막을 경사식각하는 단계에서, 상기 폴리실리콘막의 식각 면에 반도체기판의 표면에 대해 1 ∼ 45°의 각도를 갖도록 식각할 수 있다.
상기 폴리실리콘막을 도핑시키는 단계는 플라즈마 도핑 방법 또는 이온주입 방법으로 진행할 수 있다.
상기 폴리실리콘막을 도핑시키는 단계에서, 5 ∼ 7KeV의 에너지와 5 × 1015 ∼ 1 × 1017원자/㎠의 농도로 도핑시킬 수 있다.
상기 폴리실리콘막의 도펀트를 확산시키는 단계는 폴리실리콘막이 도핑된 상기 반도체기판을 급속열처리(RTP) 공정으로 열처리하는 단계를 포함할 수 있다.
상기 게이트금속막을 평탄화하는 단계는 에치백 또는 화학기계적연마(CMP) 공정으로 진행할 수 있다.
상기 소스/드레인을 형성하는 단계 전에, 상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 작은 곳에 LDD 영역을 형성하기 위한 도펀트를 주입하는 단계를 더 포함할 수 있다.
상기 소스/드레인을 형성하는 단계 전에, 상기 폴리실리콘막으로부터 반도체 기판으로 확산된 도펀트에 의한 국지적 농도 증가가 큰 경우, 할로 이온주입을 실시하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
일반적으로, 보론(B) 이온의 침투(penetration)와 게이트산화막의 막질 열화는 상호 트레이드 오프(trade off) 관계였다. 즉, 폴리실리콘막에 주입되어 있던 보론(B)이 반도체기판으로 침투하는 것을 방지하기 위해서는 게이트산화막의 표면을 질화시키는 공정에서 질소의 농도를 증가시켜야 한다. 그러나, 질소의 농도를 증가시킬 경우 게이트산화막의 막질이 열화되어 핫 캐리어 효과를 야기할 수 있고, 동시에 게이트 제어성(gate controllability)을 약화시킨다. 반면, 게이트산화막의 막질 확보를 위해 질화처리시 질소의 농도를 낮출 경우 반도체기판의 전면에 걸쳐 보론(B)의 침투(penetration)가 발생하게 되고 결국 트랜지스터의 문턱전압(Vt)이 변하게 된다.
본 발명은 보론(B) 침투의 감소를 위해 시행하는 질화처리 공정에서 질소의 농도를 감소시킬 수 있고, 종래에 비해 게이트산화막의 막질이 우수하며 게이트 제어성을 증가시킬 수 있는 방법을 제시한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 PMOS 트랜지스터의 제조방법 을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 게이트절연막(110)을 형성한다. 상기 반도체기판(100)은 예를 들면 P형 실리콘(Si) 기판일 수 있다. 게이트절연막(110)은 반도체기판(100)의 표면을 산화시켜 형성하거나, 산화막, 질화막 또는 산질화막(SiON)을 화학기상증착(CVD)과 같이 잘 알려진 방법으로 증착하여 형성하거나, 산화막/질화막/산화막을 차례로 적층하여 ONO 구조로 형성할 수 있다. 산화 방법으로는 열산화, 라디칼 산화, 습식 또는 건식 산화, 급속 열산화(rapid thermal oxidation) 등 여러 가지 방법을 사용할 수 있다.
다음에, 게이트절연막(110)이 형성된 반도체기판을 질소를 포함하는 가스 분위기에서 소정 시간 질화처리하여 상기 게이트절연막(110)의 표면상에 질화막(120)을 형성한다. 상기 질화막(120)은 게이트도전층인 폴리실리콘막으로부터 반도체기판으로 보론(B)이 침투하는 것을 감소시키기 위한 것으로, 경우에 따라서 질화처리 공정을 생략할 수도 있다. 상기 질화처리 단계에서 질소의 농도는, 언급한 바와 같이 상호 트레이드 오프(trade off) 관계에 있는 보론(B) 이온의 침투와 게이트절연막의 막질의 열화를 고려하여 적절하게 조절한다.
상기 질화막(120) 상에 폴리실리콘막(130)을 일정 두께 증착하여 게이트도전막을 형성한다. 폴리실리콘막(130)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘으로 형성할 수 있다. 본 실시예에서는 도핑되지 않은 폴리실리콘막으로 형성한다. 폴리실리콘막(130)의 두께는 후속 공정에서 식각으로 제거될 두께를 고려하여 적절한 두께로 형성한다.
도 2를 참조하면, PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 마스크로 PMOS 트랜지스터가 형성될 영역의 폴리실리콘막을 식각한다. 다음에, 식각된 PMOS 트랜지스터 영역의 폴리실리콘막에 대해 경사식각을 수행하여, 도시된 바와 같이 식각된 면이 경사를 이루도록 한다. 폴리실리콘막(130a)의 식각된 면과 반도체기판의 표면이 이루는 각도는 1 ∼ 45°범위 내에서 소자의 특성에 따라 적절히 조절될 수 있다. 상기 폴리실리콘막에 대한 식각 결과, 폴리실리콘막(130a)의 좌, 우 두께가 서로 다르게 되어 경사를 이루게 된다.
도 3을 참조하면, 비대칭적으로 식각된 상기 폴리실리콘막(130a)을 P형 도펀트로 도핑시킨다. 구체적으로, 예를 들면 플라즈마 도핑 장비에 반도체기판을 로딩한 다음, BF3 가스를 이용하여 폴리실리콘막(130a)을 도핑시킨다. 이때, 얇은 쪽의 폴리실리콘막(130a)의 두께가 800Å 정도인 경우, 5 ∼ 7KeV 정도의 에너지와 5 × 1015 ∼ 1 × 1017원자/㎠ 정도의 농도로 도핑시킬 수 있다. 또는, 이온주입 방법으로 보론(B) 이온을 주입하여 폴리실리콘막(130a)을 도핑시킬 수도 있는데, 플라즈마 도핑의 경우와 동일한 에너지와 농도로 도펀트를 주입할 수 있다.
폴리실리콘막(130a)의 표면이 비대칭적으로 식각된 상태에서 도펀트를 주입하면 폴리실리콘막(130a)의 식각 경사에 따라 불순물층 또한 경사를 이루며 형성된다.
폴리실리콘막(130a)을 도핑시킨 다음에는, 주입된 도펀트들이 확산 또는 활 성화되도록 반도체기판을 열처리한다. 열처리 공정은 급속열처리(RTP) 방법으로 수행할 수 있다. 열처리 공정을 실시하면, 폴리실리콘막(130a)에 주입되어 있던 도펀트들이 활성화되면서 반도체기판(100) 쪽으로 확산된다. 이때, 폴리실리콘막(130a)의 경사에 따라, 주입되어 있던 도펀트들이 반도체기판으로 확산되면서 도시된 바와 같이 비대칭적인 불순물영역(140)을 형성하게 된다.
도 4를 참조하면, 후속 공정을 위해 폴리실리콘막의 경사부분을 제거하여 평탄화한다. 구체적으로, 비대칭적으로 식각된 폴리실리콘막의 표면을 예를 들어 화학기계적연마(CMP) 공정을 이용하여 경사식각된 두께만큼 식각하여 평탄화한다.
일 실시예에서, 상기 폴리실리콘막을 평탄화하기 위하여 먼저, 경사식각된 폴리실리콘막의 좌 또는 우측에 폴리실리콘막과 비슷한 높이의 산화막 또는 질화막을 형성한다. 상기 산화막 또는 질화막을 식각 종료층(etch stopper)로 하여 폴리실리콘막을 식각한 후 산화막 또는 질화막을 제거하면 폴리실리콘막의 경사 부분이 제거되어 표면이 평탄화된다.
도 5를 참조하면, 평탄화된 폴리실리콘막(130b) 상에 텅스텐(W) 또는 텅스텐실리사이드(WSi)와 같은 금속막을 증착하여 게이트금속막(150)을 형성한다. 상기 게이트금속막(150) 상에 질화막을 증착한 다음, 게이트용 포토마스크를 이용한 사진식각 공정으로 상기 질화막을 패터닝하여 하드마스크(160)를 형성한다. 상기 하드마스크(160)는 질화막 외에도, 게이트금속막(150) 및 폴리실리콘막(130b)에 대한 이방성 식각 공정에서 마스크로 사용될 수 있는 물질로 형성할 수 있다.
하드마스크(160)를 식각 마스크로 사용하여 게이트금속막(150)과 폴리실리콘 막(130b), 질화막(120) 및 게이트절연막(110)을 차례로 식각하여 게이트 스택을 형성한다. 결과물 상에 예를 들어 산화막과 같은 절연막을 증착한 후 에치백하여 게이트 스택의 측벽에 스페이서(170)를 형성한다. 다음에, 상기 반도체기판(100)에 P형의 도펀트를 고농도로 주입하여 소스/드레인(190)을 형성한다.
상기 보론(B) 이온의 침투(penetration)로 형성된 불순물영역(140)은 PMOS 트랜지스터의 LDD 영역으로 사용하게 된다. 따라서, 게이트 스택 우측에 도시된 것처럼 불순물영역(140)이 얕게 형성되거나, 또는 불순물영역의 농도가 낮을 경우에는, 필요에 따라 LDD 영역(180) 형성을 위한 별도의 이온주입을 실시할 수 있다. 이 경우, 게이트 스택의 측벽에 스페이서(170)를 형성하기 전에 LDD 영역이 형성될 영역을 한정한 후, 한정된 영역에 보론(B)과 같은 P형의 도펀트를 소정의 농도로 이온주입한다. 한편, 상기 보론(B) 침투로 형성된 불순물영역(140)의 농도가 너무 높을 경우에는 별도의 할로(halo) 이온주입을 실시할 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 의한 PMOS 트랜지스터 제조방법을 설명하기 위한 단면도들이다. 첫 번째 실시예와 동일한 참조번호는 동일한 부분을 나타낸다.
도 6을 참조하면, 첫 번째 실시예의 경우와 같이 게이트 도전막으로서 증착된 폴리실리콘막을 경사식각하고 폴리실리콘막(130a)을 도핑시킨 다음에, 폴리실리콘막의 표면을 평탄화하지 않고 경사 식각된 상태에서 게이트금속막(150a)을 형성한다. 다음에, 경사를 이루며 증착된 게이트금속막(150a)에 대해 에치백 또는 CMP 공정을 실시하여 전체적으로 평탄화되도록 한다. 게이트금속막(150a)에 대한 평탄 화 공정은 첫 번째 실시예의 폴리실리콘막에 대한 평탄화 공정과 같은 방법으로 수행할 수 있다.
도 7을 참조하면, 평탄화된 게이트금속막(150a) 상에 게이트 패터닝을 위한 하드마스크(160)을 형성하고, 게이트 패터닝 및 소스/드레인 형성 등의 공정을 첫 번째 실시예와 동일하게 진행한다.
경사식각된 폴리실리콘막(130a)를 평탄화하지 않은 상태에서 게이트금속막(150a)을 형성할 경우, 드레인 유도성 전위장벽 저하(Drain Induced Barrier Lowering) 현상이 개선된다. 또는, 폴리실리콘막을 경사식각한 후 게이트금속막과 하드마스크를 형성한 후, 하드마스크에 대해 에치백 또는 CMP 공정을 실시하여 게이트 스택의 표면을 평탄화할 수도 있다.
상술한 본 발명에 따르면, 게이트 도전막인 폴리실리콘막을 경사식각한 상태에서 도펀트를 주입함으로써 반도체기판에 비대칭적인 불순물영역이 형성되도록 한다. 이렇게 형성된 비대칭 불순물영역을 트랜지스터의 LDD 영역을 사용하면 핫 캐리어 효과(hot carrier effect)를 감소시킬 수 있다. 도펀트의 침투(penetration)을 방지하기 위하여 실시하는 게이트절연막의 질화처리를 감소시킬 수 있어 게이트절연막의 특성 약화를 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 PMOS 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 의한 PMOS 트랜지스터 제조방법을 설명하기 위한 단면도이다.

Claims (17)

  1. 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 일정 두께를 경사식각하는 단계;
    경사 식각된 상기 폴리실리콘막을 P형 도펀트로 도핑시키는 단계;
    상기 폴리실리콘막의 도펀트를 확산시키는 단계;
    상기 폴리실리콘막의 경사부분을 제거하여 평탄화하는 단계;
    평탄화된 상기 폴리실리콘막 상에 게이트금속막을 형성하는 단계;
    상기 게이트금속막 상에 PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계;
    상기 게이트금속막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 양측의 반도체기판에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 폴리실리콘막을 경사식각하는 단계에서,
    상기 폴리실리콘막의 식각 면에 반도체기판의 표면에 대해 1 ∼ 45°의 각도를 갖도록 식각하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 폴리실리콘막을 도핑시키는 단계는,
    플라즈마 도핑 방법 또는 이온주입 방법으로 진행하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막을 도핑시키는 단계에서,
    5 ∼ 7KeV의 에너지와 5 × 1015 ∼ 1 × 1017원자/㎠의 농도로 도핑시키는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 폴리실리콘막의 도펀트를 확산시키는 단계는,
    폴리실리콘막이 도핑된 상기 반도체기판을 급속열처리(RTP) 공정으로 열처리하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 폴리실리콘막을 평탄화하는 단계는,
    상기 폴리실리콘막의 좌 또는 우측에 식각 정지막을 형성하는 단계와,
    상기 식각 정지막이 노출될 때까지 상기 폴리실리콘막을 식각하는 단계, 및
    상기 식각 정지막을 제거하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 폴리실리콘막을 식각하는 단계는 에치백 또는 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  8. 제1항에 있어서,
    상기 소스/드레인을 형성하는 단계 전에,
    상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 작은 곳에 LDD 영역을 형성하기 위한 도펀트를 주입하는 단계를 더 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  9. 제1항에 있어서,
    상기 소스/드레인을 형성하는 단계 전에,
    상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 큰 경우, 할로 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  10. 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 일정 두께를 경사식각하는 단계;
    경사 식각된 상기 폴리실리콘막을 P형 도펀트로 도핑시키는 단계;
    상기 폴리실리콘막의 도펀트를 확산시키는 단계;
    상기 폴리실리콘막 상에 게이트금속막을 형성하는 단계;
    상기 게이트금속막의 표면을 평탄화하는 단계;
    평탄화된 상기 게이트금속막 상에 PMOS 트랜지스터의 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계;
    상기 게이트금속막, 폴리실리콘막 및 게이트절연막을 패터닝하여 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 양측의 반도체기판에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 폴리실리콘막을 경사식각하는 단계에서,
    상기 폴리실리콘막의 식각 면에 반도체기판의 표면에 대해 1 ∼ 45°의 각도를 갖도록 식각하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  12. 제10항에 있어서,
    상기 폴리실리콘막을 도핑시키는 단계는,
    플라즈마 도핑 방법 또는 이온주입 방법으로 진행하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  13. 제10항에 있어서,
    상기 폴리실리콘막을 도핑시키는 단계에서,
    5 ∼ 7KeV의 에너지와 5 × 1015 ∼ 1 × 1017원자/㎠의 농도로 도핑시키는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  14. 제10항에 있어서,
    상기 폴리실리콘막의 도펀트를 확산시키는 단계는,
    폴리실리콘막이 도핑된 상기 반도체기판을 급속열처리(RTP) 공정으로 열처리하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  15. 제10항에 있어서,
    상기 게이트금속막을 평탄화하는 단계는 에치백 또는 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  16. 제10항에 있어서,
    상기 소스/드레인을 형성하는 단계 전에,
    상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농 도 증가가 작은 곳에 LDD 영역을 형성하기 위한 도펀트를 주입하는 단계를 더 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
  17. 제10항에 있어서,
    상기 소스/드레인을 형성하는 단계 전에,
    상기 폴리실리콘막으로부터 반도체기판으로 확산된 도펀트에 의한 국지적 농도 증가가 큰 경우, 할로 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 PMOS 트랜지스터의 제조방법.
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