KR20080062030A - 모스펫 소자의 형성 방법 - Google Patents

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Abstract

본 발명은, 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴 양측의 기판 표면에 대해 제 1 이온주입공정을 수행하여 전 소스/드레인(Pre Source/Drain) 접합층을 형성하는 단계와, 상기 전 소스/드레인 접합층의 표면에 대해 제 2 이온주입공정을 수행하여 LDD(Lightly Doped Drain) 접합층을 형성하는 단계와, 상기 LDD 접합층이 형성된 기판상의 상기 게이트 전극 패턴 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 패턴 양측의 기판 표면에 제 3 이온주입공정을 수행하여 상기 전 소스/드레인 접합층에 딥(deep) 소스/드레인 접합층을 형성하는 단계를 포함하는 모스펫 소자의 형성 방법에 관한 것이다.
전 소스/드레인(Pre Source/Drain), TED, 보론(Boron)

Description

모스펫 소자의 형성 방법{Method of Forming ΜＯＳＦＥＴ Device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 모스펫 소자의 형성 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판
110 : 게이트 절연막
120 : 게이트 전극 패턴
130a, 130b : 전 소스/드레인 접합층
140a, 140b : LDD 접합층
150 : 스페이서
160a, 160b : 딥 소스/드레인 접합층
본 발명은 모스펫 소자의 형성 방법에 관한 것으로. 특히 PMOS 소자에서 딥 소스/드레인(deep source/drain) 접합층의 도펀트로 적용되는 보론(Boron)의 수직(vertical) 확산 및 측면(lateral) 확산을 방지할 수 있는 모스펫 소자의 형성 방법에 관한 것이다.
서브 마이크론(sub-micron) 이하의 고집적 모스펫 반도체 소자의 제조에서는, 피모스 게이트 전극과 엔모스 게이트 전극에 각각 게이트 이온을 주입하는 듀얼 도프트 게이트(dual doped gate) 구조를 이용하고 있다.
통상적으로, 피모스 게이트 전극에 주입하는 이온으로는 보론(Boron) 이온이 대표적이며, 엔모스 게이트 전극에 주입하는 이온으로는 인(P) 또는 아세닌(As) 이 대표적이다. 이러한 구조는 소자에서 표면 채널(surface channel) 특성을 얻기 위해 시행되고 있으며, 소자의 단 채널 효과(short channel effect)를 감소시키는 효과가 있다.
현재, CMOSFET 소자의 크기가 점점 작아짐에 따라 얕은 접합층을 형성하기 위하여 많은 시도가 이루어지고 있으나, 특히 NMOS에 비하여 상대적으로 가벼운 도펀트(dopant)를 적용하는 PMOS의 경우는, 과도하게 얕은 접합(ultrashallow junction)을 형성하고 소스/드레인 도펀트의 측면 확산(lateral diffusion)을 방지하기 위한 많은 시도와 공정 등이 제안되고 있다.
종래의 모스펫 반도체 소자의 얕은 접합층을 형성하는 방법으로, 게이트 산화막의 두께가 얇아짐에 따라 확산이 잘되는 피모스(PMOS) 트랜지스터의 드레인/소스 접합층을 형성해 주는 보론(Boron)의 경우, 이온 주입 후 보론(Boron)이 게이트 산화막으로 침투할 수 있으므로 드레인 전류 및 포화전류(saturation current)의 특성과 브레이크다운 전압(break-down voltage)의 특성을 저하시켜 반도체 소자의 전기적 특성을 저하시키는 문제점이 있었다.
또한, 종래의 모스펫 반도체 소자의 얕은 접합층을 형성하는 방법은, 단시간 급속 열처리에 의해 이온 주입된 보론(Boron) 이온이 채널영역 쪽으로 측면 확산되는 순간 강화 확산(Transient Enhanced Diffusion, TED)이 발생하므로 유효 채널 길이(effective channel length)가 짧아져 트랜지스터의 오동작을 유발시키는 문제점이 있었다.
전술한 문제를 해결하기 위해 본 발명은, PMOS 소자에서 딥 소스/드레인(deep source/drain) 접합층의 도펀트로 적용되는 보론(Boron)의 수직(vertical) 확산 및 측면(lateral) 확산을 방지할 수 있는 모스펫 소자의 형성 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴 양측의 기판 표면에 대해 제 1 이온주입공정을 수행하여 전 소스/드레인(Pre Source/Drain) 접합층을 형성하는 단계와, 상기 전 소스/드레인 접합층의 표면에 대해 제 2 이온주입공정을 수행하여 LDD(Lightly Doped Drain) 접합층을 형성하는 단계와, 상기 LDD 접합층이 형성된 기판상의 상기 게이트 전극 패턴 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 패턴 양측의 기판 표면에 제 3 이온주입공정을 수행하여 상기 전 소스/드레인 접합층에 딥(deep) 소스/드레인 접합층을 형성하는 단계를 포함하는 모스펫 소자의 형성 방 법을 제공한다.
본 발명에서, 상기 LDD 접합층을 형성하는 단계는, 상기 LDD 접합층에 대해 제 1 스파이크 열처리(spike anneal) 공정을 수행하는 단계를 포함한다.
본 발명에서, 상기 제 1 스파이크 열처리 공정은 1050 ~ 1100℃의 온도에서 수행한다.
본 발명에서, 상기 전 소스/드레인 접합층을 형성하는 단계에서, 상기 제 1 이온주입공정은 10E14∼10E16 ions/cm2의 도즈량과, 20∼50KeV의 Ge 이온주입에너지와, 50 ~ 100KeV의 F 이온주입에너지의 조건으로 수행한다.
본 발명에서, 상기 딥 소스/드레인 접합층을 형성하는 단계는, 상기 딥 소스/드레인 접합층에 대해 제 2 스파이크 열처리 공정을 수행하는 단계를 포함한다.
본 발명에서, 상기 제 2 스파이크 열처리 공정은 1050 ~ 1100℃의 온도에서 수행한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 모스펫 소자의 형성 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도면에 도시하지는 않았지만, 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(100)에 대해 활성 영역을 정의하기 위한 아이솔레이션(Isolation) 공정 예를 들어, STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판(100) 의 필드영역에 소자분리막(미도시)을 형성할 수 있다. 여기서, 반도체 기판(100)으로는 도전형 단결정 실리콘 기판(100)이 사용될 수 있고, 도전형은 n형 또는 p형이 될 수 있다. 본 발명에서는 n형 기판을 이용한 PMOS 소자를 실시예로 이용할 것이다.
이어서, 도 1a에 도시된 바와 같이, 기판(100)의 활성 영역 상에 게이트 절연막(110), 예를 들어, 열 산화 공정에 의해 SiO2를 성장시키고, 게이트 전극을 위한 게이트 절연막(110)의 일부분 상에 게이트 전극 패턴(120)을 형성한다. 이를 좀 더 상세히 언급하면, 게이트 절연막(110)을 포함한 기판(100)상에 게이트 전극을 위한 도전층을 적층하고, 포토레지스트 패턴(미도시)을 이용하여 게이트 전극을 위한 도전층에 대해 식각하여 게이트 절연막(110) 상의 일부 영역에 게이트 전극 패턴(120)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 게이트 전극 패턴(120) 양측의 기판(100) 표면에 대해 제 1 이온주입공정을 수행하여 웰 접합(well junction) 형태의 전 소스/드레인(Pre Source/Drain) 접합층(130a, 130b)을 형성한다. 여기서, 제 1 이온주입공정은 10E14∼10E16 ions/cm2의 높은 도즈량과, 20∼50KeV의 Ge 이온주입에너지와, 50 ~ 100KeV의 F 이온 주입에너지의 공정 조건으로 수행하는 것이 적합하다. 이때, Ge 이온주입에너지, F 이온주입에너지 및 도즈량은 후속으로 형성되는 PMOS의 딥 소스/드레인(deep source/drain) 접합층의 깊이 등을 고려하여 조절이 가능하다.
즉, PMOS의 딥 소스/드레인(deep source/drain) 접합층에 적용되는 보론(Boron) 도펀트의 수직 확산(vertical diffusion) 및 측면 확산(lateral diffusion)을 막기 위해서, 위와 같은 전 소스/드레인 접합층(130a, 130b)을 형성하도록 수행하는 Ge 이온주입에너지 및 F 이온주입에너지를 이용한 웰(Well) 공정이 매우 유용하다. 이것은 후속의 딥 소스/드레인 접합층을 형성하기 위한 제 3 이온주입공정 이 후 생긴 결정(crystal)의 결함(defect)을 F(Fluorine) 이온이 막아줌으로써 보론의 TED(Transient Enhanced Diffusion) 현상을 효과적으로 방지할 수 있다.
또한, Ge 이온주입으로 비정질화(amorphization) 시킴으로써 보론의 수직적 확산을 효과적으로 막을 수 있게 된다. 즉, 현재 PMOS에서 문제가 되고 있는 보론의 TED 및 수직 및 측면 확산에 대해 Ge 이온주입에너지 및 F 이온주입에너지를 이용하여 자기 정렬 웰(self align well)을 형성함으로써 효과적으로 억제할 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 전 소스/드레인 접합층(130a, 130b)의 표면에 대해 제 2 이온주입공정을 수행하여 LDD(Lightly Doped Drain) 접합층(140a, 140b)을 형성한다.
이어서, LDD 접합층(140a, 140b)을 형성한 후, LDD 접합층(140a, 140b)에 대해 제 1 스파이크 열처리(spike anneal) 공정을 수행한다. 이때, 제 1 스파이크 열처리 공정은 1050 ~ 1100℃의 온도에서 수행하는 것이 바람직하다.
이어서, LDD 접합층(140a, 140b)이 형성된 기판(100)상의 게이트 전극 패 턴(120)의 양 측벽에 스페이서(150)를 형성한다. 구체적으로, LDD 접합층(140a, 140b)이 형성된 기판(100)상의 게이트 전극 패턴(120)을 포함한 기판(100)상에 LP(Low-Pressure) CVD의 화학기상증착 방법을 포함한 증착 방법을 이용하여 절연막을 증착한다. 이때, 절연막은 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)을 포함하여 이루어진 ONO 구조의 삼중막을 적층하여 사용할 수 있다. 또한, 산화막은 TEOS를 사용하는 것이 바람직하다.
그 후, 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 절연막을 식각한다. 이에 따라, 게이트 전극 패턴(120)의 측벽에만 절연막이 잔존하게 되어 스페이서(150)가 형성된다.
다음으로, 도 1d에 도시된 바와 같이, 스페이서(150)를 포함한 게이트 전극 패턴(120) 양측의 기판(100)에 형성된 전 소스/드레인 접합층(130a, 130b)에 대해 제 3 이온주입공정을 수행하여 딥 소스/드레인 접합층(160a, 160b)을 형성한다. 구체적으로 n형 불순물 또는 p형 불순물 이온, 예를 들어 NMOS일 경우, 인(P)을 P+ 등의 이온 형태로 기판(100) 전면에 주입할 수 있다.
본 발명에서는, PMOS를 대상으로, 보론(Boron)을 B+의 이온 형태로 기판(100) 전면에 고농도 이온을 주입하여 딥 소스/드레인 접합층(160a, 160b)을 형성할 수 있다.
이어서, 딥 소스/드레인 접합층(160a, 160b)을 형성한 후, 딥 소스/드레인 접합층(160a, 160b)에 대해 제 2 스파이크 열처리 공정을 수행하여 도펀트의 활성 화를 돕는다. 이러한 제 2 스파이크 열처리 공정은 이전의 제 1 스파이크 열처리 공정에서와 동일하게 1050 ~ 1100℃의 온도에서 수행할 수 있다.
따라서, 현재 PMOS에서 문제가 되고 있는 보론(Boron)의 TED 및 측면 확산(lateral diffusion)에 대해 딥 소스/드레인 접합층을 형성하기 전에 Ge 이온주입에너지 및 F 이온주입에너지를 이용하는 자기 정렬 웰(self align well) 형태의 전 소스/드레인 접합층을 형성함으로써 효과적으로 억제할 수 있다. 또한, 위의 공정은 현재의 일반적인 CMOS 공정과 동일하며, 이온주입공정 단계를 추가함으로써 PMOS에서 문제가 되는 울트라셸로우접합(ultrashallow junction)의 형성이 보다 수월해지고, 측면 확산에 의한 소자의 성능 저하의 문제를 개선할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 현재 PMOS에서 문제가 되고 있는 보론(Boron)의 TED 및 측면 확산(lateral diffusion)을 억제하기 위해서 딥 소스/드레인 접합층을 형성하기 전에, Ge 이온주입에너지 및 F 이온주입에너지를 이용하는 자기 정렬 웰(self align well) 형태의 전 소스/드레인 접합층을 형성함 으로써 위와 같은 문제를 효과적으로 억제할 수 있다. 또한, 위의 공정은 현재의 일반적인 CMOS 공정과 같으며, 이온주입공정 단계를 추가함으로써 PMOS에서 문제가 되는 울트라셸로우접합(ultrashallow junction)의 형성이 보다 수월해지고, 측면 확산에 의한 소자의 성능 저하의 문제를 개선할 수 있다.

Claims (6)

  1. 반도체 기판상에 게이트 절연막 형성 후, 상기 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계와,
    상기 게이트 전극 패턴 양측의 기판 표면에 대해 제 1 이온주입공정을 수행하여 전 소스/드레인(Pre Source/Drain) 접합층을 형성하는 단계와,
    상기 전 소스/드레인 접합층의 표면에 대해 제 2 이온주입공정을 수행하여 LDD(Lightly Doped Drain) 접합층을 형성하는 단계와,
    상기 LDD 접합층이 형성된 기판상의 상기 게이트 전극 패턴 양 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 포함한 게이트 전극 패턴 양측의 기판 표면에 제 3 이온주입공정을 수행하여 상기 전 소스/드레인 접합층에 딥(deep) 소스/드레인 접합층을 형성하는 단계를 포함하는 모스펫 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 LDD 접합층을 형성하는 단계는, 상기 LDD 접합층에 대해 제 1 스파이크 열처리(spike anneal) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 스파이크 열처리 공정은 1050 ~ 1100℃의 온도에서 수행하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 전 소스/드레인 접합층을 형성하는 단계에서, 상기 제 1 이온주입공정은 10E14∼10E16 ions/cm2의 도즈량과, 20∼50KeV의 Ge 이온주입에너지와, 50 ~ 100KeV의 F 이온주입에너지의 조건으로 수행하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 딥 소스/드레인 접합층을 형성하는 단계는, 상기 딥 소스/드레인 접합층에 대해 제 2 스파이크 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 제 2 스파이크 열처리 공정은 1050 ~ 1100℃의 온도에서 수행하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
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