KR100818521B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 트랜지스터 제조방법은 실리콘 기판에 소자분리막과 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역과 펀치-쓰로우 방지막을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 효과가 있다. 즉, 종래의 펀치-쓰로우 방지막으로서의 역할과 더불어 접합 캐패시턴스를 감소함으로써 소자의 RC 지연을 방지하여 동작 속도를 개선하는 효과가 있다. 또한, 유독성 물질인 As 또는 P를 대체함으로써 비용을 절감할 수 있고 사용상의 위험을 줄일 수 있는 효과가 있다.
펀치-쓰로우 방지막, 단채널 효과
Description
도 1a 내지 도 1b는 종래기술에 의한 펀치-쓰로우 방지막이 형성된 단면도.
도 2a는 본 발명에 의한 펀치-쓰로우 방지막이 형성된 단면도.
도 2b는 본 발명에 의한 N-웰(well) 영역에 펀치-쓰로우 방지막이 형성된 단면도.
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 PMOS(p-type metal-oxide-semiconductor) 트랜지스터의 제조에 있어 질소를 이온주입하여 보론(Boron)의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류(leakage current)를 억제하고 접합 캐패시턴스(junction capacitance)의 증가를 방지할 수 있는 방법에 관한 것이다.
반도체 소자의 미세화가 가속화됨에 따라 단채널 효과(Short channel effect)를 억제하는 것이 중요한 기술문제로 부각되고 있다. 이를 실현하기 위해서는 우선 소오스/드레인의 접합깊이(junction depth)가 작아져야 한다. 또한 게이트 채널의 길이가 감소함에 따라 소오스와 드레인간의 거리가 가까워지게 된다. 따라서 소자를 동작시키기 위해 전압을 가하게 되면 문턱전압(threshold voltage) 이전에 소오스/드레인 사이에 누설전류가 흐르게 되어 소자특성을 열화시키는 펀치-쓰로우(punch-through) 현상이 발생하게 된다.
종래의 PMOS 트랜지스터에서는 상기 펀치-쓰로우 효과를 억제하기 위해 5족 원소인 인(Phosphorus; P) 또는 비소(Arsenic; As)를 이온주입하여 보론의 확산을 억제하려 하였다. 보론은 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 p형 불순물 물질로서, 인 또는 비소에 의해 확산이 억제되면 소오스/드레인 사이의 문턱전압보다 낮은 동작전압에서 발생하는 누설전류를 방지할수 있다.
도 1은 종래의 PMOS 트랜지스터에서 인 또는 비소를 이온주입한 모습을 보여주는 단면도이다. 실리콘 기판(1)에 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)의 소자분리막(2)을 형성하고 게이트 산화막(3)를 형성한다. 이후 폴리실리콘(4)을 증착하고 포토레지스트 패턴(미도시)을 형성하여 반응성 이온식각(reactive ion etching) 공정을 통해 게이트 전극을 형성한다. 이후 에칭에 의한 폴리실리콘의 손상을 회복시키기 위해 열산화를 실시한다. 이후 PMOS 트랜지스터를 형성하기 위한 포토레지스트 패턴(5)을 형성하고 보론을 이온주입하여 LDD(lightly doped drain) 영역(6)을 형성하고 소오스와 드레인의 접합 사이에 펀치-쓰로우 및 단채널 효과를 억제하기 위해 큰 주입 각도로 As 또는 P를 이 온주입하여 펀치-쓰로우 방지막(7)을 형성한다.
다음, 도 1b는 스페이서(8)를 형성하고 소오스/드레인 영역(9)을 형성하는 단계를 보여주는 단면도이다. 상기 게이트 전극의 측벽에 질화막 또는 TEOS(Tetraethylorthosilicate)를 증착하고 패터닝하여 스페이서(spacer)를 형성한다. 이후 상기 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위해 고농도의 보론을 이온주입하고, 상기 보론을 활성화시키기 위해 열처리를 실시한 후의 소오스/드레인 영역을 나타내는 단면도이다.
하지만 종래 기술의 단점은 보론의 확산을 억제하기 위해 사용하는 As 또는 P는 보론의 확산을 억제하는 면에서는 효과적이나 As, P 자체가 활성 도펀트(dopant)로서의 역할을 하게 되어 이온주입된 보론과의 접합영역에서 캐패시턴스(capacitance)가 상당량 커지게 되는 문제점이 발생한다. As 또는 P를 이온주입하여 펀치-쓰로우를 방지하려는 PMOS 트랜지스터의 경우에는 상기 접합 캐패시턴스의 증가가 필수불가결하며, 접합캐패시턴스의 증가는 전기신호 지연(RC delay)으로 인해 소자의 동작속도에 문제를 발생시킨다.
또한 As 또는 P 물질은 유독성(toxic) 물질이기 때문에 보관 및 사용시에 설치비와 안전관리비 등의 비용문제를 유발한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사 용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 소자분리막과 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역과 펀치-쓰로우 방지막을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어진 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.
또한 본 발명의 상기 목적은 실리콘 기판에 소자분리막을 형성한 후 N-웰을 형성하는 단계; 상기 N-웰의 소정깊이에 펀치-쓰로우 방지막을 형성하는 단계; 반도체 기판의 상부에 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어진 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 PMOS 트랜지스터에서 질소를 이온주입한 모습을 보여주는 단 면도이다. 실리콘 기판(11)에 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)의 소자분리막(12)을 형성하고 게이트 산화막(13)를 형성한다. 이후 폴리실리콘(14)을 증착하고 포토레지스트 패턴(미도시)을 형성하여 반응성 이온식각(reactive ion etching) 공정을 통해 게이트 전극을 형성한다. 이후 에칭에 의한 폴리실리콘의 손상을 회복시키기 위해 열산화를 실시한다. 이후 PMOS 트랜지스터를 형성하기 위한 포토레지스트 패턴(15)을 형성하고 보론을 이온주입하여 LDD(lightly doped drain) 영역(16)을 형성한다.
이때 상기 LDD 영역을 형성하기 이전 또는 이후에 소오스와 드레인의 접합 사이에 펀치-쓰로우 및 단채널 효과를 억제하기 위해 30 내지 60도의 각도로 질소를 이온주입하여 펀치-쓰로우 방지막(17)을 형성한다. 이온주입 에너지는 소오스/드레인이 형성되는 깊이에 따라 달라지는데, 바람직하게는 30 내지 60keV로 실시한다. 종래의 기술에서는 As 또는 P의 이온주입으로 인하여 이온주입으로 형성된 접합영역 그리고 소오스/드레인간에 접합 캐패시턴스가 유발되었지만 질소를 사용하게 되면 상술한 문제점이 일어나지 않는다. 그 이유는 질소는 As 또는 P과 동일한 5족 원소이나, 실리콘 내의 용해도가 5×1013atoms/cm3 정도로 작아서 소오스/드레인 사이의 접합 캐패시턴스에 거의 영향을 주지 않는다. 따라서 소자의 동작속도가 개선되는 효과를 가지게 된다.
도시되지는 않았지만, 이후 게이트 측벽에 질화막 또는 TEOS(Tetraethylorthosilicate)를 증착하고 패터닝하여 스페이서(spacer)를 형성한 다. 이후 상기 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위해 고농도의 보론을 이온주입한다.
다음, 도 2b는 PMOS 트랜지스터에서 N-웰(well, 미도시) 형성시 질소이온을 주입하는 단계를 보여주는 단면도이다. 즉, 웰구조의 PMOS 트랜지스터를 형성하고자 할때 게이트를 형성하기 이전에 미리 질소이온을 주입하여 소정깊이의 영역에 펀치-쓰로우 방지막(18)을 형성하는 단계이다. 상기 단계는 게이트가 형성된 이후 질소이온을 주입하기 위해서는 게이트 전극을 피해 입사각도를 크게 하여 주입해야 하기 때문에 소정의 깊이까지 질소이온이 다다르지 못하는 것을 방지하기 위해 게이트가 형성되기 이전에 실시함을 특징으로 한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 효과가 있다.
즉, 종래의 펀치-쓰로우 방지막으로서의 역할과 더불어 접합 캐패시턴스를 감소함으로써 소자의 RC 지연을 방지하여 동작 속도를 개선하는 효과가 있다.
또한, 유독성 물질인 As 또는 P를 대체함으로써 비용을 절감할 수 있고 사용상의 위험을 줄일 수 있는 효과가 있다.
Claims (8)
- 반도체 소자의 트랜지스터 제조방법에 있어서,실리콘 기판에 소자분리막과 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면 하부영역에 LDD 영역과 펀치-쓰로우 방지막을 형성하는 단계; 및상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 LDD 영역은 보론을 이온주입하여 PMOS 트랜지스터를 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 펀치-쓰로우 방지막은 질소를 이온주입하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 3항에 있어서,상기 질소 이온주입은 30 내지 60도의 입사각도와 30 내지 60keV의 에너지로 주입됨을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 3항에 있어서,상기 질소 이온주입은 LDD 영역을 형성하기 이전 또는 이후에 실시함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 반도체 소자의 트랜지스터 제조방법에 있어서,실리콘 기판에 소자분리막을 형성한 후 N-웰을 형성하는 단계;상기 N-웰의 소정 깊이에 펀치-쓰로우 방지막을 형성하는 단계;반도체 기판의 상부에 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면 하부영역에 LDD 영역을 형성하는 단계; 및상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 6항에 있어서,상기 펀치-쓰로우 방지막은 질소를 이온주입하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 7항에 있어서,상기 질소 이온주입은 30 내지 60keV의 에너지로 주입됨을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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