KR20020082283A - 반도체 장치의 트렌치형 소자 분리 방법 - Google Patents
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Abstract
트렌치형 소자 분리 방법이 개시된다. 본 방법은, 기판에 식각 방지막 패턴을 형성하는 단계, 식각 방지막 패턴을 마스크로 트렌치 식각을 실시하여 트렌치를 형성하는 단계, 형성된 트렌치 위로 버퍼막을 일정 두께 콘포말하게 적층하는 단계, 상기 버퍼막 위로 채널 스톱 이온주입을 실시하되 이온주입 에너지를 조절하여 트렌치 저면에 한정하여 일정 두께 이온주입층을 형성하는 단계를 구비하여 이루어진다. 채널 스톱 이온주입이 이루어진 뒤에 소자 분리막을 트랜치에 채우기 전에 버퍼막을 제거하는 단계가 더 구비될 수 있다. 버퍼막 제거는 트렌치에 소자 분리막을 용이하게 채우기 위한 것이다.
Description
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 트렌치형 소자 분리 방법에 관한 것이다.
반도체 장치에서 소자의 분리는 기판에 필드 절연막을 형성함으로써 통상적으로 이루어진다. 필드 절연막 형성 방법은 종래의 LOCOS 방식에서 반도체 장치 소자 고집적화 경향에 따라 트렌치 소자 분리 방식으로 변화되는 추세이다. 한편, 소자 분리는 소자 분리막 형성 외에 기판 영역과 영역 사이의 불순물 접합에 의해서도 이루어지고 있다. 즉, PN 접합에서 P형 불순물층에 상대적으로 낮은 전압이 걸리면 공핍층이 불순물 농도에 비례한 일정 두께로 형성되면서 접합면을 통해 전류가 흐르는 것이 저지됨을 이용하여 기판의 일정 부분에 필요한 불순물을 도핑시켜 소자 분리가 이루어지도록 한다.
종래의 트렌치 소자 분리 방식의 반도체 장치의 예를 살펴보면, 기판에 선택적 식각을 통해 트렌치를 형성한 상태에서 혹은 활성영역의 식각 방지용 질화막을 제거한 상태에서 채널 스톱퍼 (channel stopper)라고 불리는 이온의 주입을 실시한다. 채널 스톱퍼는 소자 분리막 아래로 소오스/드레인 공핍 영역 확장에 따라 소자 사이의 연결이 이루어지는 것을 방지하여 반도체 장치에서 소자 분리 특성을 강화하기 위한 것이다. 그러나, 이온주입이 이루어질 때 통상 트렌치 측벽의 기울기가 있으므로, 특히, 이온주입이 틸트되어 이루어질 경우, 트렌치 측벽을 따라 활성영역에 일부 이온이 주입된다. 또한, 질화막을 제거한 상태에서 이온주입을 할 경우는 특히 활성영역 전체에 일정 깊이로 이온주입이 이루어진다. 주입된 이온은 일종의 선로(path)를 형성하여 인근 소자 사이에 누설전류를 증가시키고, 한편으로, 이온주입층이 소오스/드레인 영역과 사이에 접합 정전용량을 증가시키는 문제가 있다. 또한, 주입된 이온은 트랜지스터 소자의 문턱 전압(threshold voltage)를 증가시켜 소자의 저전압 구동에 문제를 일으킬 수 있다. 따라서, 소자 분리 특성 향상을 위한 이온주입은 이들 문제로 인한 한계를 갖게 된다.
본 발명은 상술한 채널 스톱 이온주입의 문제점을 해결하기 위한 것으로, 본래의 채널 스톱 효과를 가지도록 하면서, 소자 사이의 누설 전류 증가 기타 이온주입에 따른 문제점을 방지할 수 있는 트렌치 소자 분리형 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도6은 본 발명의 일 실시예에 따른 소자 분리 트렌치 형성 방법의 중요 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 식각 방지막 패턴을 형성하는 단계, 식각 방지막 패턴을 마스크로 트렌치 식각을 실시하여 트렌치를 형성하는 단계, 형성된 트렌치 위로 버퍼막을 일정 두께 콘포말하게 적층하는 단계, 상기 버퍼막 위로 채널 스톱 이온주입을 실시하되 이온주입 에너지를 조절하여 트렌치 저면에 한정하여 일정 두께 이온주입층을 형성하는 단계를 구비하여 이루어진다.
본 발명에서 채널 스톱 이온주입이 이루어진 뒤에 소자 분리막을 트랜치에 채우기 전에 버퍼막을 제거하는 단계가 더 구비될 수 있다. 이때 버퍼막 제거는 트렌치에 소자 분리막을 채우기 용이하도록 트렌치 가로세로비를 낮추기 위한 것이다. 기타, 트렌치 소자 분리에서 이루어지는, 트렌치 식각 후의 내측벽 열산화 단계, 실리콘 질화막 라이너를 형성하는 단계 등이 더 구비될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도1을 참조하면, 기판(10)에 트렌치(20)가 형성된다. 트렌치 형성 방법은 통상의 트렌치 소자 분리에서의 트렌치 식각 방법과 같다. 즉, 실리콘 기판(10)에 100 내지 300 옹스트롬의 패드 산화막(11)과 1000 옹스트롬의 식각 방지막을 차례로 형성한다. 식각 방지막으로는 대개 실리콘 질화막을 CVD 적층하여 사용한다. 실리콘 질화막 위에 하드 마스크로 사용할 실리콘 산화막과 반사방지막이 더 형성될 수 있다. 식각 방지막 위에 트렌치 식각을 위한 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 시각 마스크로 식각 방지막과 패드 산화막을 식각하여 식각 마스크 패턴(13)을 형성하고, 포토레지스트 패턴을 애싱, 스트립핑을 이용하여 제거한다. 식각 마스크 패턴(13)을 이용하여 기판(10)을 식각하여 소자 분리용 트렌치(20)를 형성한다. 트렌치의 깊이는 소자 집적도 등과 연관되나 통상 5000 옹스트롬 정도로 형성된다. 이때 트렌치(20)는 폴리머 형성 등으로 자연히 경사를 형성하여 트렌치 하부의 폭이 좁게 된다. 트렌치 식각에 따른 결정 손상을 치유하기 위해 열처리를 실시하면서 트렌치 내벽에 열산화막(15)이 50 내지 300 옹스트롬 정도로 얇게 형성된다. 열산화막(15) 위로 50 내지 100 옹스트롬의 얇은 실리콘 질화막 라이너(17)가 형성된다.
도2를 참조하면, 본 발명의 중요 단계로 실리콘 질화막 라이너(17)가 형성된 기판에 버퍼막(19)이 형성된다. 버퍼막(19)은 실리콘 질화막 라이너(17)와 식각 선택비를 가지는 막으로 한다. 가령, 버퍼막으로 실리콘 산화막을 200 내지 500 옹스트롬 두께로 CVD 공정으로 형성할 수 있다. 버퍼막은 트렌치를 채우지 않고 트랜치 저면이 보이도록 콘포말하게 형성된다. 그리고,
도2 및 도3을 참조하면, 버퍼막(19)이 형성된 기판에 대해 채널 스톱용 이온주입을 실시한다. 채널 스톱층에 사용되는 불순물은 트랜지스터 소자의 소오스/드레인 영역에 주입되는 불순물과 다른 형의 불순물을 사용하므로 통상 웰의 불순물과 동일한 형의 불순물이 된다. 즉, NMOS 트랜지스터 형성 영역에서 불순물로 P형의 B+, BF2+, In+등의 이온을 주입하게 되며, PMOS 트랜지스터 형성 영역에서는 N형의 P-,As-, Sb-등의 이온을 주입하게 된다.
불순물의 이온주입량은 이온주입층의 소자 분리의 기능을 높이기 위해 기판혹은 웰의 불순물 농도보다 이온주입층의 불순물 농도가 충분히 높도록 결정한다. 가령, 웰 영역의 이온주입 도즈량을 1012~13이온/cm2수준으로 했다면 채널 스톱층에 대한 이온주입 도즈량은 1014~15이온/cm2수준으로 한다.
한편, 이온주입의 에너지는 버퍼막과 연관을 가진다. 즉, 이온주입 에너지는 트렌치 저면의 기판층에는 일정 두께로 채널 스톱용 이온주입층이 형성되고, 트렌치 측벽에는 불순물 이온주입이 이루어지지 않도록 조절한다. 이런 선택적 이온주입은 콘포말한 버퍼막 적층과 수직 방향 이온주입에 의해 가능한 것으로, 그 형성 원리는 측벽 스페이서의 형성 원리와 유사하다. 즉, 버퍼막을 콘포말하게 적층하면 트렌치 측벽에는 기판과 수직한 방향으로 두껍게 형성되고, 트렌치 바닥에는 상대적으로 얇게 형성된다. 불순물 이온주입을 틸드각 없이 수직으로 실시한다. 이때, 이온주입 에너지가 트렌치 바닥에 있는 버퍼막, 실리콘 질화막 라이너 및 열산화막을 통과하고, 트렌치 측벽에 형성된 버퍼막 등의 수직 방향 두께는 통과하지 못하도록 조절한다.
버퍼막은 트렌치 측벽의 이온주입을 방지하는 한도에서 얇게 형성하는 것이 바람직하나, 후속 열공정에서 주입된 이온이 확산될 가능성을 고려한 두께로 형성한다.
도3 및 도4를 참조하면, 트랜치(20)의 버퍼막을 제거한다. 그리고, 소자 분리막을 형성할 절연막(21)이 트랜치(20)를 채우도록 적층한다. 트랜치(20)의 버퍼막(19)은 묽은 불산 등의 산화막 에천트를 이용하여 습식으로 진행한다.버퍼막(19)의 제거는 통상, 버퍼막(19) 형성에 따라 트렌치(20) 공간의 가로세로비가 커져 소자 분리용 절연막(21)으로 트렌치(20)를 채우기 어렵게 될 수 있기 때문이다. 또한, 이온주입된 불순물이 확산성이 뛰어난 물질이며, 실리콘 질화막 라이너(17) 같은 확산 베리어막이 없다면, 후속 열공정에서 버퍼막(19)에 축적된 불순물이 기판(10)으로 옮겨질 수 있으므로 버퍼막(19)을 제거하는 것이 바람직하다.
그러나, 버퍼막(19)을 형성한 실리콘 산화막이 단차 극복능력이 우수한 막으로 버퍼막(19) 형성에 따른 가로세로비가 나빠지지 않고, 불순물 확산 베리어의 기능을 할 수 있는 막이 버퍼막(19)과 기판(10) 실리콘 사이에 존재한다면 굳이 버퍼막(19)을 제거할 필요는 없다. 도3의 단계에서 주입된 이온은 트랜치 저면에 이온주입층(30)을 이루고 있다.
트랜치(20)를 채울 절연막(21)으로는 오존 TEOS USG (O3-TetraEthyl Ortho Silicate), HDP(High Density Plasma) 산화막 등 갭필(gap fill) 능력이 우수한 막 형성법을 사용할 수 있다. 트렌치(20)를 채운 절연막(21)의 치밀화를 위해 1000℃ 정도의 고온 어닐링을 실시할 수 있다. 어닐링을 할 경우 불순물 이온의 확산을 막기 위해 산소, 질소, 질화산소, 암모니아 등의 분위기에서 RTP(Rapid Thermal Process) 방법을 이용할 수 있다.
도4 및 도5를 참조하면, 트랜치를 채우는 절연막(21) 적층에 이어 CMP 등의 평탄화 식각을 통해 트렌치를 채우는 외에 식각 방지막 패턴(13) 위에 덮인 여분의 절연막을 제거하여 소자분리막(211)을 형성 한다. 앞 단계에서 절연막 치밀화를 위해 실시한 어닐링은 CMP 후에 이루어지는 것도 가능하다. 도4의 트렌치 저부의 채널 스톱 이온주입층(30)은 열처리를 통해 두께가 약간 증가한 상태의 도5의 이온주입층(33)을 이루게 된다. 이상의 과정에서 채널 스톱 이온주입에 따라 이온주입층이 형성되는 부분은 트렌치 저부의 기판에 한정되며, 활성영역 및 트렌치 측벽에는 실리콘 기판에 이온이 도핑되지 않는다.
도6을 참조하면, 인산 습식 식각을 통해 CMP 과정에서 드러난 식각 방지막 패턴을 제거하고, 최종 소자분리막(211')이 형성되고, 최종 소자분리막(211')과 기판(10) 사이에 라이너(17')가 남게 된다. 이후 패드 산화막 제거와 게이트 절연막 형성, 게이트 전극 형성, 소오스/드레인 및 채널 영역의 형성 등이 이루어진다. 이상의 과정을 통해 형성되는 반도체 장치에서 드레인 영역에 전압이 인가되어 드레인 영역의 공핍층 확산이 일어나는 경우에도 트렌치 저부에 일정 두께로 형성된 채널 스톱층이 공핍층 확산에 따른 인근 소자와의 연결을 저지하게 된다. 채널 스톱층에는 불순물 농도가 높기 때문에 전압에 따른 공핍층 형성 두께가 얇고 따라서 공핍층 확산을 효율적으로 방지하게 된다.
본 발명 방법에 따른 이온주입에 대한 시뮬레이션(Simulation) 결과를 분석하면, 트렌치에 CVD 산화막을 200 옹스트롬 적층한 상태에서 BF2 +이온을 6×1012이온/CM2의 농도로 주입한 직후의 상태에서, 이온들은 트렌치 측벽과 저면의 CVD 산화막, CVD 산화막과 질화막 라이너의 경계부에 많이 집적된 것을 볼 수 있다. 또한, 트렌치 저면의 기판에 일정 깊이에 걸쳐 역사다리꼴로 각지게 분포한다.
그리고, 질소 분위기의 1050℃의 RTP 공정을 통해 1분간 열처리한 직후의 보론 불순물 분포에 대한 시뮬레이션 결과는 보론 이온주입층이 열처리 전의 분포에서 트렌치를 채운 소자 분리막 내부로 일정 두께 확산된 것을 알 수 있다. 그러나, 기판에 대한 보론 이온 확산은 트렌치 저부의 일정 두께에서만 이루어져 있다. 결과, 보론 이온주입층은 각진 역사다리꼴에서 타원의 반구와 같은 형태로 변화된 상태로 소자 분리층을 구성하게 된다.
본 발명에 따르면, 채널 스톱용 이온주입층이 트렌치 소자 분리막 하부에만 한정하여 형성되므로 소자 분리의 효율과 신뢰성을 높일 수 있으며, 종래 여타 지역에 형성된 이온주입층으로 인해 소자간 누설전류가 흐르거나 접합 용량이 증가되던 문제를 해결할 수 있다.
Claims (6)
- 기판에 식각 방지막 패턴을 형성하는 단계,식각 방지막 패턴을 마스크로 상기 기판에 대한 식각을 실시하여 트렌치를 형성하는 단계,상기 트렌치 위로 버퍼막을 일정 두께 콘포말하게 적층하는 단계,상기 버퍼막 위로 채널 스톱 이온주입을 실시하는 단계를 구비하여 이루어지며,상기 이온주입을 실시하는 단계에서 이온주입 에너지를 조절하여 트렌치 저면에 한정하여 일정 두께의 이온주입층을 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
- 제 1 항에 있어서,채널 스톱 이온주입을 실시하는 단계에 이어;상기 트렌치에 상기 버퍼막을 제거하는 단계와;상기 트렌치에 소자 분리막용 절연막을 채우는 단계가 차례로 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
- 제 2 항에 있어서,상기 식각 방지막 패턴 상면에 적층된 상기 소자 분리막용 절연막을CMP(Chemical Mechanical Polishing)로 제거하여 식각 방지막 패턴을 드러내는 단계 및상기 식각 방지막 패턴을 습식 식각으로 제거하여 상기 기판의 활성영역을 드러내는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
- 제 3 항에 있어서,상기 소자 분리막용 절연막을 적층한 뒤 상기 소자 분리막용 절연막의 치밀화를 위한 어닐링을 실시하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계에 이어서;상기 기판을 열처리하여 상기 트렌치의 내측벽에 열산화막을 형성하는 단계 및상기 열산화막 위에 실리콘 질화막 라이너를 형성하는 단계가 더 구비되는 것을 트징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
- 제 1 항에 있어서,상기 버퍼막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법.
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| KR1020010021468A KR20020082283A (ko) | 2001-04-20 | 2001-04-20 | 반도체 장치의 트렌치형 소자 분리 방법 |
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| KR20020082283A true KR20020082283A (ko) | 2002-10-31 |
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ID=27701985
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030096703A (ko) * | 2002-06-17 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 분리방법 |
| KR100907884B1 (ko) * | 2002-12-31 | 2009-07-15 | 동부일렉트로닉스 주식회사 | 반도체 포토 다이오드 및 이의 제조 방법 |
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2001
- 2001-04-20 KR KR1020010021468A patent/KR20020082283A/ko not_active Application Discontinuation
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