JPH11176925A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11176925A JPH11176925A JP33570497A JP33570497A JPH11176925A JP H11176925 A JPH11176925 A JP H11176925A JP 33570497 A JP33570497 A JP 33570497A JP 33570497 A JP33570497 A JP 33570497A JP H11176925 A JPH11176925 A JP H11176925A
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- silicon
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- silicon oxide
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Abstract
(57)【要約】
【課題】 フィールド酸化膜と略同一材料からなる下地
層のえぐれをなくし、歩留まりを向上させ、信頼性の高
い半導体装置を製造する。 【解決手段】 回路素子分離に用いられるフィールドシ
リコン酸化膜層５ａ，５ｂのうち、厚さの厚い方のフィ
ールドシリコン酸化膜層５ａのみにイオンを注入し、フ
ィールドシリコン酸化膜層５ａ，５ｂのエッチング速度
を変えることによって、下地層であるシリコン酸化膜層
１のえぐれをなくした状態で、厚さの異なるシリコン層
２ａ，２ｂを同時に分離形成する。
層のえぐれをなくし、歩留まりを向上させ、信頼性の高
い半導体装置を製造する。 【解決手段】 回路素子分離に用いられるフィールドシ
リコン酸化膜層５ａ，５ｂのうち、厚さの厚い方のフィ
ールドシリコン酸化膜層５ａのみにイオンを注入し、フ
ィールドシリコン酸化膜層５ａ，５ｂのエッチング速度
を変えることによって、下地層であるシリコン酸化膜層
１のえぐれをなくした状態で、厚さの異なるシリコン層
２ａ，２ｂを同時に分離形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁層上の厚さの
異なる回路素子形成層を分離する半導体装置の製造方法
に係り、特に、フィールド酸化膜を用い、ＳＯＩ（シリ
コン−オン−インシュレータ）構造の厚さの異なるシリ
コン層を分離する半導体装置の製造方法に関する。
異なる回路素子形成層を分離する半導体装置の製造方法
に係り、特に、フィールド酸化膜を用い、ＳＯＩ（シリ
コン−オン−インシュレータ）構造の厚さの異なるシリ
コン層を分離する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、例えば、ＳＯＩ構造の回路素子に
おいて、同一の絶縁基板上にバイポーラトランジスタと
ＭＯＳＦＥＴとを形成する場合のように、厚さの異なる
シリコン領域を分離することが必要な場合がある。
おいて、同一の絶縁基板上にバイポーラトランジスタと
ＭＯＳＦＥＴとを形成する場合のように、厚さの異なる
シリコン領域を分離することが必要な場合がある。
【０００３】ここで、従来における厚さの異なるシリコ
ン層を分離する半導体装置の製造方法を、図３（ａ）〜
（ｃ）に基づいて説明する。この例では、回路素子分離
のためにフィールド酸化膜を用いた例について述べる。
ン層を分離する半導体装置の製造方法を、図３（ａ）〜
（ｃ）に基づいて説明する。この例では、回路素子分離
のためにフィールド酸化膜を用いた例について述べる。
【０００４】図３（ａ）の工程では、まず、シリコン酸
化膜層１上に厚さの異なるシリコン膜層２を形成した
後、シリコン酸化膜層（ＳｉＯ2 ）３を積層する。
化膜層１上に厚さの異なるシリコン膜層２を形成した
後、シリコン酸化膜層（ＳｉＯ2 ）３を積層する。
【０００５】そして、そのシリコン酸化膜層３上に、シ
リコン窒化膜層（Ｓｉ3 Ｎ4 ）４をＬＰ（減圧）ＣＶＤ
法を用いて積層する。その後、シリコン窒化膜層４に対
してレジストをマスクして、所定の形状にパターンニン
グする。
リコン窒化膜層（Ｓｉ3 Ｎ4 ）４をＬＰ（減圧）ＣＶＤ
法を用いて積層する。その後、シリコン窒化膜層４に対
してレジストをマスクして、所定の形状にパターンニン
グする。
【０００６】次に、図３（ｂ）の工程では、シリコン窒
化膜層４をマスクとして用い、選択的にウェット酸化を
行う。このウェット酸化により、厚さの異なるフィール
ドシリコン酸化膜層５ａ，５ｂを形成する。
化膜層４をマスクとして用い、選択的にウェット酸化を
行う。このウェット酸化により、厚さの異なるフィール
ドシリコン酸化膜層５ａ，５ｂを形成する。
【０００７】次に、図３（ｃ）の工程では、フッ化水素
酸（ＨＦ）と水とを１：１９に混合したエッチング液を
用いて、フィールドシリコン酸化膜層５ａ，５ｂのウェ
ットエッチングを行うことにより、シリコン膜層２とシ
リコン酸化膜層１との境界部分を露出させる。これによ
り、分離した回路素子として、膜厚の異なるシリコン層
２ａ，２ｂを形成する。
酸（ＨＦ）と水とを１：１９に混合したエッチング液を
用いて、フィールドシリコン酸化膜層５ａ，５ｂのウェ
ットエッチングを行うことにより、シリコン膜層２とシ
リコン酸化膜層１との境界部分を露出させる。これによ
り、分離した回路素子として、膜厚の異なるシリコン層
２ａ，２ｂを形成する。
【０００８】
【発明が解決しようとする課題】しかし、回路素子部分
となるシリコン層２の分離のために用いられるフィール
ドシリコン酸化膜層５ａ，５ｂをエッチングする際、そ
のフィールドシリコン酸化膜層５ａ，５ｂと同一材料か
らなる下地のシリコン酸化膜層１までもがエッチングさ
れる場合がある。
となるシリコン層２の分離のために用いられるフィール
ドシリコン酸化膜層５ａ，５ｂをエッチングする際、そ
のフィールドシリコン酸化膜層５ａ，５ｂと同一材料か
らなる下地のシリコン酸化膜層１までもがエッチングさ
れる場合がある。
【０００９】すなわち、シリコン層２の厚さの異なる領
域であるシリコン層２ａ，２ｂを分離する場合、フィー
ルドシリコン酸化膜層５ａ，５ｂの厚さは、酸化するシ
リコン層２の膜厚に比例した厚さになる。このため、図
３（ｃ）のようなウェットエッチング工程において、膜
厚の厚い方のフィールドシリコン酸化膜層５ａの部分に
エッチング時間を合わせてウェットエッチングを行う
と、膜厚の薄い方のフィールドシリコン酸化膜層５ｂの
下方のシリコン酸化膜層１までもがエッチングされ、え
ぐれが生じてしまう。このえぐれはシリコン層２ｂの下
面までのアンダーエッチであり、このためシリコン層２
ｂには良好な素子が形成できない。
域であるシリコン層２ａ，２ｂを分離する場合、フィー
ルドシリコン酸化膜層５ａ，５ｂの厚さは、酸化するシ
リコン層２の膜厚に比例した厚さになる。このため、図
３（ｃ）のようなウェットエッチング工程において、膜
厚の厚い方のフィールドシリコン酸化膜層５ａの部分に
エッチング時間を合わせてウェットエッチングを行う
と、膜厚の薄い方のフィールドシリコン酸化膜層５ｂの
下方のシリコン酸化膜層１までもがエッチングされ、え
ぐれが生じてしまう。このえぐれはシリコン層２ｂの下
面までのアンダーエッチであり、このためシリコン層２
ｂには良好な素子が形成できない。
【００１０】そこで、本発明の目的は、フィールド酸化
膜と略同一材料からなる下地層のえぐれをなくし、歩留
まりを向上させ、信頼性の高い半導体装置の製造方法を
提供することにある。
膜と略同一材料からなる下地層のえぐれをなくし、歩留
まりを向上させ、信頼性の高い半導体装置の製造方法を
提供することにある。
【００１１】
【課題を解決するための手段】本発明は、絶縁層上の膜
厚の異なる回路素子形成層を分離する半導体装置の製造
方法であって、前記絶縁層上に、段差部によって膜厚の
異なる複数の領域に区画された回路素子形成層を形成す
る工程と、前記回路素子形成層の段差部以外の膜厚の異
なる各領域に、窒化膜を形成する工程と、前記窒化膜を
マスクとして前記段差部を酸化することにより、当該段
差部上に素子分離のための膜厚の異なるフィールド酸化
膜を形成する工程と、前記膜厚の異なるフィールド酸化
膜のうち、膜厚が厚い方のフィールド酸化膜のみにイオ
ンを注入する工程と、前記イオンが注入されたフィール
ド酸化膜と注入されていないフィールド酸化膜とを同時
にエッチングすることにより、前記回路素子形成層の膜
厚の異なる領域を分離する工程とを具えることによっ
て、半導体装置の製造方法を提供する。
厚の異なる回路素子形成層を分離する半導体装置の製造
方法であって、前記絶縁層上に、段差部によって膜厚の
異なる複数の領域に区画された回路素子形成層を形成す
る工程と、前記回路素子形成層の段差部以外の膜厚の異
なる各領域に、窒化膜を形成する工程と、前記窒化膜を
マスクとして前記段差部を酸化することにより、当該段
差部上に素子分離のための膜厚の異なるフィールド酸化
膜を形成する工程と、前記膜厚の異なるフィールド酸化
膜のうち、膜厚が厚い方のフィールド酸化膜のみにイオ
ンを注入する工程と、前記イオンが注入されたフィール
ド酸化膜と注入されていないフィールド酸化膜とを同時
にエッチングすることにより、前記回路素子形成層の膜
厚の異なる領域を分離する工程とを具えることによっ
て、半導体装置の製造方法を提供する。
【００１２】ここで、前記絶縁層をシリコン酸化膜と
し、前記回路素子形成層をシリコン層とし、前記フィー
ルド酸化膜をフィールドシリコン酸化膜とすることがで
きる。
し、前記回路素子形成層をシリコン層とし、前記フィー
ルド酸化膜をフィールドシリコン酸化膜とすることがで
きる。
【００１３】前記注入されるイオンは、フッ化ボロン
（ＢＦ2+）とすることができる。
（ＢＦ2+）とすることができる。
【００１４】ＳＯＩ構造における絶縁層上のシリコン層
の膜厚の異なる領域を分離することができる。
の膜厚の異なる領域を分離することができる。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１６】本例では、ＳＯＩ構造におけるシリコン層
の厚さの異なる領域を分離する半導体装置の製造方法に
ついて述べる。
の厚さの異なる領域を分離する半導体装置の製造方法に
ついて述べる。
【００１７】図１（ａ）の工程について述べる。まず、
下地層としてのシリコン酸化膜層１上に、膜厚の異なる
領域を有する回路素子形成層としてのシリコン膜層２を
形成する。
下地層としてのシリコン酸化膜層１上に、膜厚の異なる
領域を有する回路素子形成層としてのシリコン膜層２を
形成する。
【００１８】次に、そのシリコン膜層２の膜厚の異なる
各領域上に、厚さ２０ｎｍのシリコン酸化膜層（ＳｉＯ
2 ）３を、例えば、酸化温度９５０℃、水素ガス５ｌ／
分、酸素ガス１０ｌ／分、酸化時間６分の条件にて形成
する。
各領域上に、厚さ２０ｎｍのシリコン酸化膜層（ＳｉＯ
2 ）３を、例えば、酸化温度９５０℃、水素ガス５ｌ／
分、酸素ガス１０ｌ／分、酸化時間６分の条件にて形成
する。
【００１９】次に、そのシリコン酸化膜層３上に、厚さ
１４０ｎｍのシリコン窒化膜層（Ｓｉ3 Ｎ4 ）４を積層
する。この積層は、ＬＰ（減圧）ＣＶＤ法を用い、例え
ば、デポジション温度７６０℃、ＳｉＨ2 Ｃｌ2 ガス２
０ｓｃｃｍ、ＮＨ3 ガス２２０ｓｃｃｍ、デポジション
時間１４０分の条件で行う。
１４０ｎｍのシリコン窒化膜層（Ｓｉ3 Ｎ4 ）４を積層
する。この積層は、ＬＰ（減圧）ＣＶＤ法を用い、例え
ば、デポジション温度７６０℃、ＳｉＨ2 Ｃｌ2 ガス２
０ｓｃｃｍ、ＮＨ3 ガス２２０ｓｃｃｍ、デポジション
時間１４０分の条件で行う。
【００２０】次に、シリコン窒化膜層４に対してレジス
トをマスクして、所定の形状にパターンニングする。こ
れにより、膜厚の異なる各シリコン膜層２ａ，２ｂ上
に、パターンニングされたシリコン窒化膜層４を形成す
る。
トをマスクして、所定の形状にパターンニングする。こ
れにより、膜厚の異なる各シリコン膜層２ａ，２ｂ上
に、パターンニングされたシリコン窒化膜層４を形成す
る。
【００２１】次に、図１（ｂ）の工程について述べる。
シリコン窒化膜層４をマスクとして用い、選択的にウェ
ット酸化を行う。このウェット酸化は、例えば、酸化温
度１０００℃、水素ガス８ｌ／分、酸素ガス４．５ｌ／
分、酸化時間１１２分の条件にて行う。なお、ここでい
うウェット酸化とは、水素ガス成分が多く含まれる場合
に用いられる表現であり、これに対抗して、水素ガス成
分が少ないドライ酸化という表現がある。
シリコン窒化膜層４をマスクとして用い、選択的にウェ
ット酸化を行う。このウェット酸化は、例えば、酸化温
度１０００℃、水素ガス８ｌ／分、酸素ガス４．５ｌ／
分、酸化時間１１２分の条件にて行う。なお、ここでい
うウェット酸化とは、水素ガス成分が多く含まれる場合
に用いられる表現であり、これに対抗して、水素ガス成
分が少ないドライ酸化という表現がある。
【００２２】このようなウェット酸化を行うことによ
り、マスクされていない領域のシリコン膜層２は酸化さ
れ、段差部Ａの両側では厚さ２９０ｎｍと２００ｎｍと
の厚さの異なるフィールドシリコン酸化膜層５ａ，５ｂ
が形成される。このフィールドシリコン酸化膜層５ａ，
５ｂが形成されることにより、シリコン膜層２は、膜厚
の厚いシリコン膜層２ａと、膜厚の薄いシリコン膜層２
ｂとに分離される。この場合、シリコン膜層２ａ，２ｂ
とシリコン窒化膜層４のエッジ部分に酸素が回り込んで
酸化が進行するため、バーズビークと呼ばれる形状とな
る。
り、マスクされていない領域のシリコン膜層２は酸化さ
れ、段差部Ａの両側では厚さ２９０ｎｍと２００ｎｍと
の厚さの異なるフィールドシリコン酸化膜層５ａ，５ｂ
が形成される。このフィールドシリコン酸化膜層５ａ，
５ｂが形成されることにより、シリコン膜層２は、膜厚
の厚いシリコン膜層２ａと、膜厚の薄いシリコン膜層２
ｂとに分離される。この場合、シリコン膜層２ａ，２ｂ
とシリコン窒化膜層４のエッジ部分に酸素が回り込んで
酸化が進行するため、バーズビークと呼ばれる形状とな
る。
【００２３】以下の工程は、フィールドシリコン酸化膜
層５ａ，５ｂを除去する工程について説明するものであ
る。
層５ａ，５ｂを除去する工程について説明するものであ
る。
【００２４】次に、図２（ａ）の工程について述べる。
フィールドシリコン酸化膜層５ａ，５ｂを含む全面に渡
って、レジスト６を塗布する。その後、片側の領域をマ
スク・露光して、フィールドシリコン酸化膜層５ａ側の
みレジスト６を除去する。
フィールドシリコン酸化膜層５ａ，５ｂを含む全面に渡
って、レジスト６を塗布する。その後、片側の領域をマ
スク・露光して、フィールドシリコン酸化膜層５ａ側の
みレジスト６を除去する。
【００２５】次に、図２（ｂ）の工程について述べる。
フィールドシリコン酸化膜層５ｂ側のレジスト６をマス
クとして、膜厚の厚い方のフィールドシリコン酸化膜層
５ａのみに対して、ＢＦ2+のイオンを注入する。この場
合、イオン注入装置を用い、例えば、加速エネルギー６
５ｋｅＶ、ドーズ量７．５×１０14／ｃｍ2 の条件にて
イオンを注入する。
フィールドシリコン酸化膜層５ｂ側のレジスト６をマス
クとして、膜厚の厚い方のフィールドシリコン酸化膜層
５ａのみに対して、ＢＦ2+のイオンを注入する。この場
合、イオン注入装置を用い、例えば、加速エネルギー６
５ｋｅＶ、ドーズ量７．５×１０14／ｃｍ2 の条件にて
イオンを注入する。
【００２６】次に、図２（ｃ）の工程について述べる。
レジスト６を除去した後、アニール処理を行う。このア
ニールは、例えば、温度９５０℃、窒素ガス１５ｌ／
分、アニール時間２０分の条件にて行う。
レジスト６を除去した後、アニール処理を行う。このア
ニールは、例えば、温度９５０℃、窒素ガス１５ｌ／
分、アニール時間２０分の条件にて行う。
【００２７】次に、フィールドシリコン酸化膜層５ａ，
５ｂをエッチングする。このエッチングは、例えば、フ
ッ化水素酸（ＨＦ）と水とを１：１９に混合したエッチ
ング液を用い、エッチング時間１１．８分の条件にて行
う。このエッチングによって、シリコン膜層２とシリコ
ン酸化膜層１との境界部分を露出させる。なお、アニー
ル処理を施さずに、エッチングを行う場合もある。
５ｂをエッチングする。このエッチングは、例えば、フ
ッ化水素酸（ＨＦ）と水とを１：１９に混合したエッチ
ング液を用い、エッチング時間１１．８分の条件にて行
う。このエッチングによって、シリコン膜層２とシリコ
ン酸化膜層１との境界部分を露出させる。なお、アニー
ル処理を施さずに、エッチングを行う場合もある。
【００２８】最後に、各シリコン膜層２ａ，２ｂ上のシ
リコン窒化膜層４を除去する。この場合、例えば、Ｈ3
ＰＯ4 が９０％溶解した水溶液を用いて、温度１６０
℃、除去時間９０分の条件として、シリコン窒化膜層４
を除去する。このような一連の工程を用いることによっ
て、互いに膜厚の異なるフィールドシリコン酸化膜層５
ａ，５ｂを同時に除去することが可能となる。
リコン窒化膜層４を除去する。この場合、例えば、Ｈ3
ＰＯ4 が９０％溶解した水溶液を用いて、温度１６０
℃、除去時間９０分の条件として、シリコン窒化膜層４
を除去する。このような一連の工程を用いることによっ
て、互いに膜厚の異なるフィールドシリコン酸化膜層５
ａ，５ｂを同時に除去することが可能となる。
【００２９】次に、イオン注入と、フィールドシリコン
酸化膜層５ａ，５ｂのエッチングレートとの相関関係に
ついて説明する。
酸化膜層５ａ，５ｂのエッチングレートとの相関関係に
ついて説明する。
【００３０】表１は、フィールドシリコン酸化膜層５
ａ，５ｂに対して、ＢＦ2+のイオン注入を行った場合
と、イオン注入をしない場合とのエッチングレートを比
較して示したものである。なお、エッチング条件は、前
述したような、フッ化水素酸（ＨＦ）と水とを１：１９
に混合したエッチング液を用いた。
ａ，５ｂに対して、ＢＦ2+のイオン注入を行った場合
と、イオン注入をしない場合とのエッチングレートを比
較して示したものである。なお、エッチング条件は、前
述したような、フッ化水素酸（ＨＦ）と水とを１：１９
に混合したエッチング液を用いた。
【００３１】
【表１】
【００３２】この表１から、イオン注入をしない場合に
は１７０Å／分なのに対して、イオン注入を行った場合
には２５０Å／分となり、エッチングの進行速度が速く
なることがわかる。なお、この例では、アニール処理を
行ったが、アニールしない場合には、エッチングレート
が４倍程度速くなる。
は１７０Å／分なのに対して、イオン注入を行った場合
には２５０Å／分となり、エッチングの進行速度が速く
なることがわかる。なお、この例では、アニール処理を
行ったが、アニールしない場合には、エッチングレート
が４倍程度速くなる。
【００３３】このようにイオン注入の有無によってエッ
チングレートに差を出すことができることを利用して、
本工程では、膜厚の厚いフィールドシリコン酸化膜層５
ａに対してはイオン注入を行い、膜厚の薄いフィールド
シリコン酸化膜層５ｂに対してはイオン注入をしないよ
うに設定した。
チングレートに差を出すことができることを利用して、
本工程では、膜厚の厚いフィールドシリコン酸化膜層５
ａに対してはイオン注入を行い、膜厚の薄いフィールド
シリコン酸化膜層５ｂに対してはイオン注入をしないよ
うに設定した。
【００３４】これにより、前記図２（ｃ）の工程におい
て、膜厚の薄いフィールドシリコン酸化膜層５ｂではエ
ッチングの進行速度が遅いのに対して、イオンが注入さ
れた膜厚の厚いフィールドシリコン酸化膜層５ａではエ
ッチングの進行速度を速くすることができるため、エッ
チングがシリコン酸化膜１の表面に到達した時点でフィ
ールドシリコン酸化膜層５ａ，５ｂの両方を同時に等し
く除去することができる。従って、従来例の図３（ｃ）
に示したような、膜厚の薄いシリコン膜層２ｂ側の下方
のシリコン酸化膜層１までもがエッチングされるような
現象をなくすことができる。
て、膜厚の薄いフィールドシリコン酸化膜層５ｂではエ
ッチングの進行速度が遅いのに対して、イオンが注入さ
れた膜厚の厚いフィールドシリコン酸化膜層５ａではエ
ッチングの進行速度を速くすることができるため、エッ
チングがシリコン酸化膜１の表面に到達した時点でフィ
ールドシリコン酸化膜層５ａ，５ｂの両方を同時に等し
く除去することができる。従って、従来例の図３（ｃ）
に示したような、膜厚の薄いシリコン膜層２ｂ側の下方
のシリコン酸化膜層１までもがエッチングされるような
現象をなくすことができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
回路素子分離に用いられる厚さの異なるフィールド酸化
膜のうち、厚さの厚い方のフィールド酸化膜のみにイオ
ンを注入し、厚さの異なるフィールド酸化膜のエッチン
グ速度を変えるようにしたので、フィールド酸化膜とそ
の下地層とが同一材料によって構成されている場合にお
いても、その下地層までもがエッチングされるというよ
うな現象をなくすことができ、これにより、歩留まりを
向上させ、信頼性の高い半導体装置を製造することがで
きる。
回路素子分離に用いられる厚さの異なるフィールド酸化
膜のうち、厚さの厚い方のフィールド酸化膜のみにイオ
ンを注入し、厚さの異なるフィールド酸化膜のエッチン
グ速度を変えるようにしたので、フィールド酸化膜とそ
の下地層とが同一材料によって構成されている場合にお
いても、その下地層までもがエッチングされるというよ
うな現象をなくすことができ、これにより、歩留まりを
向上させ、信頼性の高い半導体装置を製造することがで
きる。
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図２】図１に続く、本発明に係る半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図３】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ 絶縁層（シリコン酸化膜） ２，２ａ，２ｂ 回路素子形成層（シリコン層） ５ａ，５ｂ フィールド酸化膜（フィールドシリコン酸
化膜）
化膜）
Claims (4)
- 【請求項１】 絶縁層上の膜厚の異なる回路素子形成層
を分離する半導体装置の製造方法であって、 前記絶縁層上に、段差部によって膜厚の異なる複数の領
域に区画された回路素子形成層を形成する工程と、 前記回路素子形成層の段差部以外の膜厚の異なる各領域
に、窒化膜を形成する工程と、 前記窒化膜をマスクとして前記段差部を酸化することに
より、当該段差部上に素子分離のための膜厚の異なるフ
ィールド酸化膜を形成する工程と、 前記膜厚の異なるフィールド酸化膜のうち、膜厚が厚い
方のフィールド酸化膜のみにイオンを注入する工程と、 前記イオンが注入されたフィールド酸化膜と注入されて
いないフィールド酸化膜とを同時にエッチングすること
により、前記回路素子形成層の膜厚の異なる領域を分離
する工程とを具えたことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記絶縁層をシリコン酸化膜とし、前記
回路素子形成層をシリコン層とし、前記フィールド酸化
膜をフィールドシリコン酸化膜としたことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記注入されるイオンは、フッ化ボロン
（ＢＦ2+）であることを特徴とする請求項１又は２記載
の半導体装置の製造方法。 - 【請求項４】 ＳＯＩ構造における絶縁層上のシリコン
層の膜厚の異なる領域を分離することを特徴とする請求
項１ないし３のいずれかに記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33570497A JPH11176925A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置の製造方法 |
| TW88109330A TW425606B (en) | 1997-12-05 | 1999-06-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33570497A JPH11176925A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176925A true JPH11176925A (ja) | 1999-07-02 |
Family
ID=18291554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33570497A Withdrawn JPH11176925A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11176925A (ja) |
| TW (1) | TW425606B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068543A (ja) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2003054966A1 (en) * | 2001-12-20 | 2003-07-03 | Advanced Micro Devices, Inc. | Soi device with different silicon thicknesses |
-
1997
- 1997-12-05 JP JP33570497A patent/JPH11176925A/ja not_active Withdrawn
-
1999
- 1999-06-04 TW TW88109330A patent/TW425606B/zh not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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