JPS58169935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58169935A JPS58169935A JP5262882A JP5262882A JPS58169935A JP S58169935 A JPS58169935 A JP S58169935A JP 5262882 A JP5262882 A JP 5262882A JP 5262882 A JP5262882 A JP 5262882A JP S58169935 A JPS58169935 A JP S58169935A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に尚密度画周波集積
回路に有用な素子間分離法に関する。
回路に有用な素子間分離法に関する。
従来、半導体集積回路において、寄生容量、あるいは寄
生チャンネルを改善するため、素子間を比較的厚い絶縁
膜で分離することがなされる。このような厚い絶縁膜を
素子間の分離手段に用いたバイポーラ集積回路の製造方
法を第１図←）〜（ｄ）を用いて説明する。まず同図（
−）に示すようにＰ型シリコン基板１０表面に埋込層２
を形成し、その上にエピタキシャル層３を形成する。次
に、同図（ｂ）に示すように、前記エピタキシャル層３
の表面に約ＳＯＯ人の酸化シリコン（ＳｉＯｚ）膜４を
形成し、その上に耐酸化性被膜となる窒化シリコン（Ｓ
ｉ５Ｎ４）膜６を気相成長させる。この後、素子形成領
域にホトレジストを被覆して５ｉ５Ｎ４膜６をパターニ
ングし、同図（Ｃ）に示すようにエピタキシャル層３を
エツチングし、前記Ｓ１６′Ｈ４膜６をマスクとして例
えばボロンをイオン゛注入して前記基板１内にＰ＋層６
を形成する。そして、この後、水蒸気を含む酸化性雰囲
気中でフィールド酸化膜形成処理を行い、同図（ｄ）に
示すように、厚い酸化膜７で素子間を分離するものであ
る。
生チャンネルを改善するため、素子間を比較的厚い絶縁
膜で分離することがなされる。このような厚い絶縁膜を
素子間の分離手段に用いたバイポーラ集積回路の製造方
法を第１図←）〜（ｄ）を用いて説明する。まず同図（
−）に示すようにＰ型シリコン基板１０表面に埋込層２
を形成し、その上にエピタキシャル層３を形成する。次
に、同図（ｂ）に示すように、前記エピタキシャル層３
の表面に約ＳＯＯ人の酸化シリコン（ＳｉＯｚ）膜４を
形成し、その上に耐酸化性被膜となる窒化シリコン（Ｓ
ｉ５Ｎ４）膜６を気相成長させる。この後、素子形成領
域にホトレジストを被覆して５ｉ５Ｎ４膜６をパターニ
ングし、同図（Ｃ）に示すようにエピタキシャル層３を
エツチングし、前記Ｓ１６′Ｈ４膜６をマスクとして例
えばボロンをイオン゛注入して前記基板１内にＰ＋層６
を形成する。そして、この後、水蒸気を含む酸化性雰囲
気中でフィールド酸化膜形成処理を行い、同図（ｄ）に
示すように、厚い酸化膜７で素子間を分離するものであ
る。
しかし、従来のこの方法では素子形成領域に前記フィー
ルド酸化膜７のくい込み（ｂｉｒｊｓ ｂｅａｋ）が生
じ集積回路の微細化の妨げとなる。一方、このｂ ｉ
ｒｄ′Ｂｂｅａｋを減少させるには前記５ｉ０２膜４の
厚みを小さくすれば、ある程度押えることは可能である
が、窒化膜６とエピタキシャル層３との膨張差に伴なう
応力のため、素子形成領域に無数の転位が発生し素子特
性に種々の悪影響を及ぼす。
ルド酸化膜７のくい込み（ｂｉｒｊｓ ｂｅａｋ）が生
じ集積回路の微細化の妨げとなる。一方、このｂ ｉ
ｒｄ′Ｂｂｅａｋを減少させるには前記５ｉ０２膜４の
厚みを小さくすれば、ある程度押えることは可能である
が、窒化膜６とエピタキシャル層３との膨張差に伴なう
応力のため、素子形成領域に無数の転位が発生し素子特
性に種々の悪影響を及ぼす。
本発明は上記の問題を解消せんとするもので、本発明は
フィールド酸化膜と素子形成領域の界面における悪影響
を除去できる半導体装置の製造方法を提供せんとするも
のである。すなわち、本発明はフィールド酸化膜形成に
先だちエピタキシャル層をエツチングした後、素子形成
領域の側面に窒化膜の如き耐酸化性膜を形成し、酸化処
理を行ないフィールド酸化膜を形成することにより、ｂ
ｉｒｄ８ｂｅａｋの発生をなくしかつ素子形成領域とフ
ィールド酸化膜の表面を平坦化を図らんとするものであ
る。
フィールド酸化膜と素子形成領域の界面における悪影響
を除去できる半導体装置の製造方法を提供せんとするも
のである。すなわち、本発明はフィールド酸化膜形成に
先だちエピタキシャル層をエツチングした後、素子形成
領域の側面に窒化膜の如き耐酸化性膜を形成し、酸化処
理を行ないフィールド酸化膜を形成することにより、ｂ
ｉｒｄ８ｂｅａｋの発生をなくしかつ素子形成領域とフ
ィールド酸化膜の表面を平坦化を図らんとするものであ
る。
以下、本発明の構成を第２図（ａ）〜（ｑ）に示すバイ
ポーラ集積回路の製造工程断面図により説明する。
ポーラ集積回路の製造工程断面図により説明する。
まず、厚さ６２５μｍ、比抵抗４Ω・儒のＰ型シリコン
基板１１に埋込層１２を形成した後、エピタキシャル層
１３を成長する（同図ａ）。
基板１１に埋込層１２を形成した後、エピタキシャル層
１３を成長する（同図ａ）。
次に、エピタキシャル層１３を約９００℃で酸化して表
面に厚さ約５００人の５ｉ０２膜１４を形成し、その上
にＳｉＨ４ガスとＮＨ５ガスの混合ガスを導入する方法
でＳｉ３Ｎ４膜１５を１２００人の厚さに形成する（同
図ｂ）。その後、素子形成領域に所望パターンのホトレ
ジスト膜を被覆し、エツチングにより前記５ｉ５Ｎ４膜
１６を選択的に除去し、その５ｉ５Ｎ４膜１６のパター
ンをマスクとしてＨＦ ＋ ＨＮＯＢ系溶液でシリコン
エッチを行い、上記エピタキシャル層１３の約６０００
人を除去する（同図（り。その後、１０００℃で約２時
間ＮＨ３雰囲気中に入れ、露出したシリコン面を直接窒
化処理し、厚さ約５０人の５ｔ３Ｎ４膜１６を成長させ
る（同図ｄ）。
面に厚さ約５００人の５ｉ０２膜１４を形成し、その上
にＳｉＨ４ガスとＮＨ５ガスの混合ガスを導入する方法
でＳｉ３Ｎ４膜１５を１２００人の厚さに形成する（同
図ｂ）。その後、素子形成領域に所望パターンのホトレ
ジスト膜を被覆し、エツチングにより前記５ｉ５Ｎ４膜
１６を選択的に除去し、その５ｉ５Ｎ４膜１６のパター
ンをマスクとしてＨＦ ＋ ＨＮＯＢ系溶液でシリコン
エッチを行い、上記エピタキシャル層１３の約６０００
人を除去する（同図（り。その後、１０００℃で約２時
間ＮＨ３雰囲気中に入れ、露出したシリコン面を直接窒
化処理し、厚さ約５０人の５ｔ３Ｎ４膜１６を成長させ
る（同図ｄ）。
次に、エラチン２の方向性の強いプラズマエツチングに
より、フィールド形成部上の５ｉ５Ｎ４膜１６を選択的
に除去する。この時、素子形成領域の側面の８ ｉ ５
１４膜１６は除去されない。その後、約１００ Ｋｅｖ
でボロンを１０ 程度イオン注入を行い、チャンネルス
トッパー１７を形成する（同図ｅ）。素子形成領域の表
面はＳ ｉ ５Ｎ４膜１５．５ｉ０２ １４の積層膜が
、側面は５ｉ５Ｎ４膜１６が形成されているので、この
状態で水蒸気雰囲気中でフィールド酸化を行い厚さ約１
．３μの５ｉ０２ 膜１８を形成する（同図ｆ）。この
時、側面のＳ ｉ ５Ｎ４膜１６は最終的には５ｉ０２
になるが、この存在により、第１図（ｄ）にみられたよ
りなりｉｒｄ’５ｂｅａｋはほとんどない。その後、素
子形成領域表面に残ったＳｉ３Ｎ４膜１５と５ｉ０２膜
１４を熱リン酸、緩衝ＨＦ溶液で除去する（同図ｑ）。
より、フィールド形成部上の５ｉ５Ｎ４膜１６を選択的
に除去する。この時、素子形成領域の側面の８ ｉ ５
１４膜１６は除去されない。その後、約１００ Ｋｅｖ
でボロンを１０ 程度イオン注入を行い、チャンネルス
トッパー１７を形成する（同図ｅ）。素子形成領域の表
面はＳ ｉ ５Ｎ４膜１５．５ｉ０２ １４の積層膜が
、側面は５ｉ５Ｎ４膜１６が形成されているので、この
状態で水蒸気雰囲気中でフィールド酸化を行い厚さ約１
．３μの５ｉ０２ 膜１８を形成する（同図ｆ）。この
時、側面のＳ ｉ ５Ｎ４膜１６は最終的には５ｉ０２
になるが、この存在により、第１図（ｄ）にみられたよ
りなりｉｒｄ’５ｂｅａｋはほとんどない。その後、素
子形成領域表面に残ったＳｉ３Ｎ４膜１５と５ｉ０２膜
１４を熱リン酸、緩衝ＨＦ溶液で除去する（同図ｑ）。
以上のように、本発明に係る半導体装置の製造方法は素
子形成領域の表面、側面に窒化膜を形成し窒化膜を完全
に酸化するに要する酸化条件を必要とするフィールドの
酸化膜厚を一致させることにより従来工程でみられたよ
うな酸化膜分離層端に発生するｂｉｒｄｓ ｂｅａｋの
ほとんどない良好な選択酸化を行うことができる。
子形成領域の表面、側面に窒化膜を形成し窒化膜を完全
に酸化するに要する酸化条件を必要とするフィールドの
酸化膜厚を一致させることにより従来工程でみられたよ
うな酸化膜分離層端に発生するｂｉｒｄｓ ｂｅａｋの
ほとんどない良好な選択酸化を行うことができる。
第１図（ａ）〜（ｄ）は従来の選択酸化法を説明するだ
めの工程断面図、第２図（ａ）〜（ＣＩ）は本発明の実
施例に係る工程断面図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
埋込層、１３・・・・・・エピタキシャル層、１４・・
・・・・５ｉ０２膜、１５・・・・・・Ｓｉ３Ｎ４膜、
１６・・・・・・８５Ｎ４膜、１７・・・・・・Ｐ＋型
層 （チャンネルストッパー）、１８・・・・・・フィ
ールド酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 ？ ３ 第 ２ 図 ２
めの工程断面図、第２図（ａ）〜（ＣＩ）は本発明の実
施例に係る工程断面図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
埋込層、１３・・・・・・エピタキシャル層、１４・・
・・・・５ｉ０２膜、１５・・・・・・Ｓｉ３Ｎ４膜、
１６・・・・・・８５Ｎ４膜、１７・・・・・・Ｐ＋型
層 （チャンネルストッパー）、１８・・・・・・フィ
ールド酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 ？ ３ 第 ２ 図 ２
Claims (1)
- 【特許請求の範囲】 所定領域を有する半導体基板−Ｌにエピタキシャル成Ｊ
Ｍ層を形成し、このエピタキシャル成長層にに酸化膜、
第１窒化膜を順次積層形成し、前記第１の窒化膜をパタ
ーン形成して、前記パターンをマスクとして前記エピタ
キシャル成長層を選択的に食刻して四部を形成し、つい
で前記エピタキシャル成長層の凹部側面に第２の窒化膜
を形成し。 前記第１．第２の窒化膜をマスクに酸化処理を行ない前
記エピタキシャル成長層の所定部に酸化ｌ１位を生成さ
せる工程をそなえたことを特徴とするＩへ導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262882A JPS58169935A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262882A JPS58169935A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169935A true JPS58169935A (ja) | 1983-10-06 |
Family
ID=12920076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262882A Pending JPS58169935A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174737A (ja) * | 1985-01-30 | 1986-08-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US5229318A (en) * | 1991-02-07 | 1993-07-20 | France Telecom | Process for buried localized oxidation of a silicon substrate and corresponding integrated circuit |
-
1982
- 1982-03-30 JP JP5262882A patent/JPS58169935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174737A (ja) * | 1985-01-30 | 1986-08-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US5229318A (en) * | 1991-02-07 | 1993-07-20 | France Telecom | Process for buried localized oxidation of a silicon substrate and corresponding integrated circuit |
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