JPS6058635A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6058635A
JPS6058635A JP16647883A JP16647883A JPS6058635A JP S6058635 A JPS6058635 A JP S6058635A JP 16647883 A JP16647883 A JP 16647883A JP 16647883 A JP16647883 A JP 16647883A JP S6058635 A JPS6058635 A JP S6058635A
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JP
Japan
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film
groove
substrate
mask
etching
Prior art date
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Pending
Application number
JP16647883A
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English (en)
Inventor
Katsuhiro Kawabuchi
川渕　勝弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
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Publication of JPS6058635A publication Critical patent/JPS6058635A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の属する技術分野コ この発明は半導体集積回路の素子間の絶縁分離法に関す
る。
［従来技術とその問題点］ 素子間の絶縁分離法としてはＬＯＣＯ８法が有名である
。しかしＬＯＣＯ８法にはバーズビークの発生という本
質的な問題があり集積回路の微細化に対応できない。そ
こでＬＯＣＯＳ法の改良版としてＳＷＡＭＩ法が開発さ
れた（　１９８２　Ｓｙｒｒｌｐｏｓｉｍ　ｏｎ　ＶＬ
ＳＩＴｅｃｈｎｏｌｏｇｙ，　Ｄｉｇｅｓｔ　ｏｆ　Ｔ
ｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐ．２８〜２９）
。第１図にＳＷＡＭＩ法の工程を示す。シリコン基板１
０１上に第１の酸化保護膜１０２としてシリコン酸化膜
１０３とシリコン窒化膜１０４を形成し、バターニンク
後、シリコン酸化ｇ’ｘｏａとシリコン窒化膜１０４を
マスクとしてシリコン基板１０１をエツチングし，溝１
０５を設ける。次にチャネル発生防止のためにボロ７１
０６をイオン注入する。次に詔２の酸化保Ｓ膜としてシ
リコン窒化膜１０７を設け、その上にシリコン酸化膜１
０８を形成する。次に反応性イオンエツチングを全面に
施しｓ　溝１０５の側壁にシリコン窒化Ｍ　１０７’と
シリコン酸化膜１０８′を残す。仄にシリコン酸化１［
　１０８’を除去する。
次にシリコン基板１０１を熱酸化する０次にシリコン窒
化膜１０７′と１０４′を除去する。この方法の最大の
問題点はシリコン基板でのストレスの発生にある。上記
のシリコン基板の酸化は第２図のように進むため、Ｊｏ
ｕｒｎａｌ　ｏｆ　Ｂｌｅｃｔｒｏｃｈｅｍｉｃａｌ　
５ｏｃｉｅｔｙ。
ｖｏｌ　、　ｉ３０．　Ｎｏｌ、　ｐ１９０　（１９８
３）で説明されているようにシリコン基板に歪を生じ素
子特性の劣化などを招く転位の発生を引き起す。
［発明の目的コ この発明は上述した従来法の欠点を改良したもので、シ
リコン基板に発生する歪を転減できる半導体装置の製造
方法を提供する。
［発明の概要］ 第１図の工程（ｄ）の後、シリコン窒化膜１０４’と１
０７′をマスクとしてシリコン基板を等方性エッチする
。その後、熱酸化する。
「発明の効果コ その結果、シリコン基板の横方向酸化で発生する歪は！
、減される。
［発明の実施例］ 第３図に本発明の実施例を示す。
Ｐ型の（１００）シリコン基板３０１上にシリコン酸化
膜３０３とシリコン窒化膜３０４を形成し、パターニン
グ後シリコン酸化膜３０３とシリコン窒化膜３０４をマ
スクにしてシリコン基板３０１をエツチングし、溝３０
５を設ける。次にチャネル発生防止のためにボロ７３０
６をイオン注入する。次にシリコン窒化膜３０７を設け
、その上にシリコン酸化膜３０８を形成する。次に反応
性イオンエッチを全面に施こし、溝３０５の側壁にシリ
コン窒化膜３０７′とシリコン酸化Ｍ　３０８’を残す
。次にシリコン基板３０１を等方性エッチする。次にシ
リコン酸化膜３０８を除去する。次にシリコン基板３０
１を熱酸化し、分離用酸化膜３０９を形成する。次にシ
リコン窒化膜３０７と３０４を除去する。その後、通常
の方法でシリコン領域にトランジスタを形成する。
以上の結果、シリコン領域の森は軽減し転位の発生が認
められなくなった。またこの方法でＶｉ素子間の距離が
実質的に大きくなるので素子間分離能力が向上した。
［発明の他の実施例コ 第４図に示すようにシリコン基板の等方性エッチを異方
性エッチに置き換えることができる。ただし歪軽減の効
果は小さくなる０
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は従来法を説明する断面図、第２
図において、 １０１、２０１．３０１．４０１・・・シリコン基板１
０２・・・第１の酸化保験膜 １０３、１０８．１ｏ８’、　３０３・・・シリコン酸
化膜１０４、１０７．１０７：　３０４．３０７’・・
・シリコン脳化膜１０５、３０５・・・飾　１０６．３
０６・・・ボロン１０９、３０９・・・分内ＩＹ用酸化
膜代理人　弁理士　則　近　憲　佑（ほか１名）第　１
　図 第２図 第３図 第４図

Claims (2)

    【特許請求の範囲】
  1. （１）　半導体基板上に第１の酸化保護膜のパターンを
    設ける工程と、同パターンに沿って溝を設ける工程と、
    溝の側壁に第２の酸化保護膜を形成する工程と、第１お
    よび第２の酸化保護膜をマスクとして半導体基板をエツ
    チングする工程と、半導体基板を熱酸化する工程とを含
    むことを特徴とする半導体装置の製造方法。
  2. （２）　半導体基板のエツチングが等方性エツチングで
    あることを特徴とする特許 １項記載の半導体装置の製造方法。
JP16647883A 1983-09-12 1983-09-12 半導体装置の製造方法 Pending JPS6058635A (ja)

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* Cited by examiner, † Cited by third party
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