KR100244297B1 - 반도체소자의 격리막 형성방법 - Google Patents
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Abstract
본 발명은 동일기판상에 트랜치 아이솔레이션을 이용한 격리막과 선택산화공정을 이용한 격리막을 동시에 구성함에 있어서, 상기 트랜치 아이솔레이션에 의한 격리막이 패드산화막 식각시 손실되지 않도록하여 소자의 격리특성을 향상시키는 반도체소자의 격리막 형성방법에 관한 것으로써, 반도체기판상에 제 1, 제 2 절연막을 차례로 형성한 후, 선택적으로 제거하여 반도체기판의 표면을 노출시키는 공정과, 상기 제 2 절연막을 마스크로 상기 반도체기판을 소정깊이로 제거하여 트랜치를 형성한 후, 상기 트랜치를 매립시켜 제 1 격리막을 형성하는 공정과, 상기 2 절연막을 제거한 후, 상기 제 1 격리막으로부터 일정거리 이격된 제 1 절연막을 제거하여 반도체기판의 표면을 노출시키는 공정과, 상기 제 1 절연막이 제거된 부분에 제 3 절연막을 형성한 후, 상기 제 3 절연막을 포함한 기판전면에 제 4 절연막을 형성하는 공정과, 상기 제 4 절연막과 제 3 절연막을 선택적으로 제거하여 기판을 노출시키는 공정과, 옥시데이션을 실시하여 상기 노출된 기판에 제 2 격리막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로써, 특히 동일기판상에 트랜치 격리막과, 트랜치 격리막을 동시에 구성함에 있어서, 공정을 간략화하고 소자의 특성을 향상시키기는데 적당한 반도체소자의 격리막 형성방법에 관한 것이다.
일반적으로 반도체소자에서 주로 사용하는 격리막 기술에는 선택적 산화(LOCOS:Local Oxidation)기술과 샬로우 트랜치 아이솔레이션(STI:Shallow Tranch Isolation)기술이 있다.
소자의 집적도가 증가함에 따라 선택산화 격리막보다는 샬로우 트랜치 아이솔레이션 기술이 더 유리하기 때문에 최근에는 샬로우 트랜치 아이솔레이션 기술이 널리 사용되고 있다.
그러나 최근에 메모리와 로직(logic)소자를 집적해서 포퍼먼스(performance)를 높이는 경향이 있는데 이경우에는 이미 개발된 로직소자와 메모리소자의 공정을 최소한의 수정을 통하여 집적하게 된다.
그런데 로직소자는 샬로우 트랜치 아이솔레이션 기술을, 그리고 메모리소자는 LOCOS공정을 이용하여 개발된 경우, 한 기판위에 LOCOS와 샬로우 트랜치 아이솔레이션(STI)를 같이 형성해야 한다.
이하, 종래 반도체소자의 격리막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1g는 종래 반도체소자의 격리막 형성방법을 설명하기 위한 공정단면도이다.
먼저, STI를 형성하기 위해 도 1a에 도시한 바와같이 반도체기판(11)상에 제 1 실리콘산화막(12)과 제 1 실리콘질화막(13)을 차례로 증착한다.
이때 제 1 실리콘산화막(12)의 두께는 100Å이고, 제 1 실리콘질화막(13)의 두께는 2000Å정도이다.
이어, 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 도 1b에 도시한 바와같이 상기 제 1 실리콘질화막(13)과 제 1 실리콘산화막(12)을 식각한다.
상기 제 1 실리콘질화막(13)을 마스크로 이용한 식각공정으로 상기 반도체기판(11)을 소정깊이로 식각하여 트랜치(14)를 형성한다.
이때 상기 트랜치(14)를 형성하기 위해 식각된 반도체기판(11)의 깊이는 3000∼5000Å정도이다.
이어, 도 1c에 도시한 바와같이 상기 트랜치(14)를 매립하기 위해 제 2 실리콘산화막을 증착한 후 CMP(Chemical Mechanicla Polishing)공정을 수행하여 상기 트랜치(14)를 매립시켜 제 1 격리막(15)을 형성한다.
이때, 상기 제 1 실리콘산화막(12)과, 제 1 실리콘질화막(13)은 상기 CMP공정으로 인하여 모두 제거된다.
도 1d에 도시한 바와같이 상기 제 1 격리막(15)을 포함한 반도체기판(11)전면에 제 3 실리콘산화막(16)과, 제 2 실리콘질화막(17)을 차례로 증착한다.
이때, 상기 제 3 실리콘산화막(16)과, 제 2 실리콘질화막(17)은 LOCOS공정을 수행하기 위한 절연막이다.
즉, 도 1e에 도시한 바와같이 상기 제 1 격리막(15)와 일정거리를 두고 상기 제 2 실리콘질화막(17)과, 제 3 실리콘산화막(16)을 선택적으로 제거하여 반도체기판(11)의 표면을 노출시킨다.
이때, 상기 제 3 실리콘산화막(16)의 두께는 100Å이고, 상기 제 2 실리콘질화막(17)의 두께는 2000Å정도이다.
이어, 반도체기판(11)을 옥시데이션(Oxidation)하면, 도 1f에 도시한 바와같이 제 2 격리막(18)을 형성한다.
이후, 상기 제 2 실리콘질화막(17)과, 제 3 실리콘질화막(16)을 제거하면, 도 1g에 도시한 바와같이 STI기술에 의한 제 1 격리막(15)과, LOCOS기술에 의한 제 2 격리막(18)이 동일기판상에 형성된다.
그러나 상기와 같은 종래 반도체소자의 격리막 형성방법은 다음과 같은 문제점이 있었다.
트랜치를 매립하여 제 1 격리막을 형성한 이후 기판상의 실리콘산화막을 식각하고, LOCOS에 의한 제 2 격리막을 형성한 후, 기판상의 실리콘산화막을 식각함으로써, 두 번의 식각공정에 의해 상기 트랜치 격리막(제 1 격리막)의 에치부분이 오버식각되어, 소자의 신뢰성을 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 트랜치 격리막의 손실을 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1g는 종래 반도체소자의 격리막 형성방법을 설명하기 위한 공정단면도
도 2a 내지 2h는 본 발명에 따른 반도체소자의 격리막 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,21 : 반도체기판 14,24 : 트랜치
15,25 : 제 1 격리막 18,28 : 제 2 격리막
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 격리막 형성방법은 반도체기판상에 제 1, 제 2 절연막을 차례로 형성한 후, 선택적으로 제거하여 반도체기판의 표면을 노출시키는 공정과, 상기 제 2 절연막을 마스크로 상기 반도체기판을 소정깊이로 제거하여 트랜치를 형성한 후, 상기 트랜치를 매립시켜 제 1 격리막을 형성하는 공정과, 상기 2 절연막을 제거한 후, 상기 제 1 격리막으로부터 일정거리 이격된 제 1 절연막을 제거하여 반도체기판의 표면을 노출시키는 공정과, 상기 제 1 절연막이 제거된 부분에 제 3 절연막을 형성한 후, 상기 제 3 절연막을 포함한 기판전면에 제 4 절연막을 형성하는 공정과, 상기 제 4 절연막과 제 3 절연막을 선택적으로 제거하여 기판을 노출시키는 공정과, 옥시데이션을 실시하여 상기 노출된 기판에 제 2 격리막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 격리막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2h는 본 발명에 따른 반도체소자의 격리막 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체기판(21)상에 제 1 절연막(22)과 제 2 절연막(23)을 차례로 증착한다.
여기서, 상기 제 1 절연막(22)은 실리콘산화막이고, 제 2 절연막(23)은 실리콘질화막이다.
이어, 상기 제 2 절연막(23)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후, 노광 및 현상공정으로 패터닝하고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 도 2b에 도시한 바와같이 상기 제 2 절연막(23)과 제 1 절연막(22)을 차례로 제거한다.
이어, 제 2 절연막(23)을 마스크로하여 상기 반도체기판(21)을 소정깊이로 식각함으로써, 트랜치(24)를 형성한다.
이후, 도 2c에 도시한 바와같이 상기 트랜치(24)를 절연물질로 매립시켜 제 1 격리막(25)을 형성한 후, 제 2 절연막(23)만을 제거한다.
이때, 상기 제 1 격리막(25)을 형성하는 방법은 상기 트랜치(24)를 포함한 제 2 절연막(23)상에 상기 트랜치(24)를 매립시키기 위한 절연물질을 증착한다.
그리고 화학기계적 경면연마(CMP)공정으로 평탄화한 후, 상기 제 2 절연막(23)을 제거하면 된다.
이후, 도 2d에 도시한 바와같이 LOCOS공정이 이루어질 영역의 제 1 절연막(22)을 선택적으로 제거한다.
그리고, 도 2e에 도시한 바와같이 상기 제 1 절연막(22)이 제거된 영역에 제 4 절연막(26)을 형성한다.
이때 상기 제 4 절연막(26)은 패드산화막으로써 실리콘산화막이다.
이어, 상기 제 4 절연막(26) 및 잔존하는 제 1 절연막(22)을 포함한 제 1 격리막(25)상에 제 5 절연막(27)을 형성한다.
여기서, 상기 제 5 절연막(27)은 실리콘질화막이다.
이어, 상기 제 5 절연막(27)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후, 패터닝하고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 도 2f에 도시한 바와같이 상기 제 5 절연막(27)과, 제 4 절연막(26)을 선택적으로 제거하여 반도체기판(21)의 표면을 노출시킨다.
이어서, 1000℃이상의 고온에서 옥시데이션(Oxidation)을 실시하여 도 2g에 도시한 바와같이 상기 노출된 반도체기판(21)에 제 2 격리막(28)을 형성한다.
그리고 상기 반도체기판(21)상에 형성되어 있는 상기 제 5 절연막(27), 제 4 절연막(26), 그리고 제 1 절연막(22)을 제거하면, 도 2h에 도시한 바와같이 트랜치 아이솔레이션 기술에 의한 제 1 격리막(25)과, LOCOS공정에 의한 제 2 격리막(28)이 형성된다.
이상 상술한 바와같이 본 발명의 반도체소자 격리막 형성방법은 다음과 같은 효과가 있다.
트랜치 아이솔레이션 공정을 이용해 형성된 제 1 격리막의 에지부분이 식각에 따른 손실이 발생하지 않는다.
LOCOS공정에 의한 제 2 격리막 형성시 1000℃이상의 고온에서 옥시데이션하므로, 패드산화막 식각시 오버에치되는 양이 극히 미약하므로 소자의 격리특성을 향상시킨다.
Claims (4)
- 반도체기판상에 제 1, 제 2 절연막을 차례로 형성한 후, 선택적으로 제거하여 반도체기판의 표면을 노출시키는 공정,상기 제 2 절연막을 마스크로 상기 반도체기판을 소정깊이로 제거하여 트랜치를 형성한 후, 상기 트랜치를 매립시켜 제 1 격리막을 형성하는 공정,상기 2 절연막을 제거한 후, 상기 제 1 격리막으로부터 일정거리 이격된 제 1 절연막을 제거하여 반도체기판의 표면을 노출시키는 공정,상기 제 1 절연막이 제거된 부분에 제 3 절연막을 형성한 후, 상기 제 3 절연막을 포함한 기판전면에 제 4 절연막을 형성하는 공정,상기 제 4 절연막과 제 3 절연막을 선택적으로 제거하여 기판을 노출시키는 공정,옥시데이션을 실시하여 상기 노출된 기판에 제 2 격리막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 1 항에 있어서,상기 제 1 절연막의 두께는 100Å이고, 제 2 절연막의 두께는 2000Å인 것을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 1 항에 있어서,상기 제 1, 제 3 절연막은 실리콘산화막이고, 상기 제 2, 제 4 절연막을 실리콘질화막으로 이루어지는 것을 특징으로 하는 반도체소자의 격리막 형성방법.
- 제 1 항에 있어서,상기 옥시데이션은 1000℃이상의 고온에서 실시하는 것을 특징으로 하는 반도체소자의 격리막 형성방법.
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| KR1019970066724A KR100244297B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체소자의 격리막 형성방법 |
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| KR1019970066724A KR100244297B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체소자의 격리막 형성방법 |
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1997
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