KR980012243A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

반도체 소자의 소자분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 패드 산화막과 절연막을 차례대로 적층하는 공정, 패드 산화막과 절연막을 선택적으로 제거하여 비활성영역의 반도체 기판을 노출시키는 공정, 노출된 반도체 기판을 식각함으로써 반도체 기판의 비활성영역에 트렌치를 형성하는 공정, 트렌치를 갖는 반도체 기판 전면에 트렌치를 완전히 채울정도로 제 1 절연층을 형성하는 공정, 제 1 절연층 상에 소정의 습식식각에 대해 제 1 절연층보다 낮은 식각율을 갖는 절연물질을 도포함으로써 제 2 절연층을 형성하는 공정, 트렌치 내에 형성되어 있는 제 2 절연층만이 소정의 두께로 남을 정도로 제 2 절연층을 화학 물리적으로 폴리슁하는 공정, 제 1 및 제 2 절연층을 대상으로 한 습식식각을 행하되, 트렌치 내의 제 1 절연층은 소정의 두께로 남고 다른 영역의 제 1 절연층은 모두 제거될 정도로 행하는 공정, 제 1 및 제 2 절연층이 제거된 결과물기판 전면에 제 3 절연층을 형성하는 공정, 제 3 절연층이 형성되어 있는 결과물 기판을 화학 물리적으로 폴리슁하는 공정 및 남아있는 패드 산화막과 질화막을 제거하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, CMP 공정 중 발생하는 디슁현상을 최소화함으로써 표면이 평탄화된 소자분리막을 얻을 수 있다.

Description

반도체 소자의 소자분리막 형성방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자분리막의 표면을 평탄하게 할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따라 미세화 기술 중의 하나인 소자분리 기술의 연구 개발이 활발하게 진행되고 있다. 소자분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기단계의 공정으로써 액티브 영역의 크기 및 후속 단계의 공정 마진(margin)을 좌우하게 된다.

소자 분리 기술로는, 크게, 부분 산화(LOCal Oxidation of siliconL: 이하, "LOCOS"라 칭함)법과 트렌치 소자분리(trench isolation)법이 있는데, LOCOS법은 소자가 고집적화됨에 따라 버즈비크 펀치스루우(bird's beak punch - through)등의 문제로 한계에 이르렀기 때문에, 근래에는 트렌치 소자 분리 기술이 많이 연구되고 있다.

그러나, 트렌치 소자 분리 기술 또한, 트렌치 형성, 절연물의 매립, 절연물의 에치 백(etchback) 공정등의 많은 문제를 안고 있다. 현재 트랜치 소자분리 기술에서 절연물을 에치백하기 위한 공정으로 주로 화학 물리적 폴리슁(Chemical Mechanical Polishing: 이하 "CMP"라 칭함) 공정을 많이 이용하고 있는데, CMP 공정의 문제중의 하나가 CMP 공정 전 단차를 극복하지 못하여 국부적인 곳에는 평탄화가 이루어지나, 전체적으로는 접시 모양의 단차를 형성하는 디슁(dishing) 현상이 발생하는 것이다.

본 발명의 목적은 CMP 공정 중 발생하는 디슁 현상을 최소화할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.

제1a도 내지 도 1h는 본 발명에 의한 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 패드산화막과 절연막을 차례대로 적층하는 제 1 공정; 상기 패드 산화막과 절연막을 선택적으로 제거하여 비활성영역의 상기 반도체 기판을 노출시키는 제 2 공정; 노출된 상기 반도체 기판을 식각함으로써 반도체 기판의 비활성영역에 트렌치를 형성하는 제 3 공정; 트렌치를 갖는 상기 반도체 기판 전면에 상기 트렌치를 완전히 채울정도로 제 1 절연층을 형성하는 제 4 공정; 상기 제 1 절연층 상에 소정의 습식식각에 대해 상기 제 1 절연층보다 낮은 식각율을 갖는 절연물질을 도포함으로써 제 2 절연층을 형성하는 제 5 공정; 트렌치 내에 형성되어 있는 상기 제 2 절연층만이 소정의 두께로 남을정도로 상기 제 2 절연층을 화학 물리적으로 폴리슁하는 제 6 공정; 상기 제 2 절연층 및 제 1 절연층을 대상으로 한 습식식각을 행하되, 상기 트렌치 내의 제 1 절연층은 소정의 두께로 남고 다른 영역의 제 1 절연층은 모두 제거될 정도로 행하는 제 7 공정; 상기 제 1 및 제 2 절연층이 제거된 결과물 기판 전면에 제 3 절연층을 형성하는 제 8 공정; 상기 제 3 절연층이 형성되어 있는 결과물기판을 화학 물리적으로 폴리슁하는 제 9 공정; 및 남아있는 상기 패드 산화막과 질화막을 제거하는 제 10 공정을 구비하는 것을 특징으로 한다.

이때, 상기 제 1 및 제 3 절연층들을 화학 기상증착방식으로 형성된 산화막으로 형성하고, 상기 제 2 절연층은 실리콘으로 형성하는 것이 바람직하며, 상기 제 9 공정에서 행하는 화학 물리적 폴리슁은 상기 질화막이 노출될 때까지 행하는 것이 바람직하다.

따라서, 본 발명에 의한 소자분리막 형성방법에 의하면, CMP 공정 중 발생하는 디슁현상을 최소화함으로써 표면이 평탄화된 소자분리막을 얻을 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

도 1a 내지 도 1h는 본 발명에 의한 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.

먼저, 도 1a는 트랜치(16)를 형성하는 공정을 도시한 것으로서, 이는, 반도체 기판(10) 상에 패드 산화막(12) 및 질화막(14)을 차례대로 적층하는 공정, 상기 패드 산화막 및 질화막을 선택적으로 식각하여 반도체 기판의 비활성영역을 노출시키는 공정 및 상기 식각 후 남은 패드 산화막 및 질화막을 식각마스크로하여 노출된 반도체 기판을 식각함으로써 트렌치(16)를 형성하는 공정으로 진행된다.

이때, 트렌치(16)가 형성된 영역은 비활성영역이고, 트렌치가 형성되지 않은 영역은 활성영역, 즉 액티브(active) 영역이다.

또한, 상기 트렌치(16)를 형성하기 위한 식각 공정 시, 상기 질화막 상에 별도의 감광막 패턴을 형성하여 식각마스크로 사용할 수도 있고, 상술한 바와 같이 질화막(14)을 식각마스크로 사용할 수도 있으나, 상기 질화막(14) 상에, 예컨대 산화막과 같은 다른 물질층을 형성하여 식각마스크로 사용할 수도 있다.

도 1b도는 트렌치(도 1a의 16)가 형성되어 있는 반도체 기판(10) 전면에 제 1 절연층(18)을 형성한 후의 단면도이다. 이때, 상기 제 1 절연층(18)은 상기 트렌치를 완전히 매립할 수 있을 정도의 두께, 즉 상기 트렌치의 깊이 정도의 두께로 형성하거나 이보다 조금 두껍게 형성한다. 또한, 상기 제 1 절연층(18)은 화학 기상증착방식으로 형성된 산화막(이하, "CVD 산화막"이라 칭함)으로 형성한다.

도 1c는 상기 제 1 절연층(18) 상에 제 2 절연층(20)을 형성한 후의 단면도이다. 이때, 상기 제 2 절연층(20)은, 소정의 습식식각 공정에 대해, 상기 제 1 절연층(18)의 식각율보다 작은 식각율를 갖는 절연물질로 형성한다. 본 발명에서는 실리콘(Si)를 사용한다.

도 1d는 상기 제 2 절연층(20)을 대상으로 한 첫 번째 CMP 공정을 행한 후의 단면도이다. 이때, 상기 CMP공정은 그 횡적 넓이가 상대적으로 큰 트렌치 내에는 상기 제 2 절연층(20)이 남고 그 횡적 넓이가 상대적으로 작은 트렌치들이 형성된 영역에서는 상기 제 2 절연층이 완전히 제거되도록 진행한다.

도 1e는 제 2 절연층과 제 1 절연층을 에치백한 후의 단면도이다. 그 횡적 넓이가 상대적으로 작은 트렌치들이 형성된 영역에서는 제 1 절연층이 완전히 제거되나, 그 횡적 넓이가 상대적으로 큰 트렌치 내에 형성된 제 1 절연층(18)은 그 상부에 있던 제 2 절연층(도 1d의 20)에 의해 소정의 두께로 남게된다.

도 1f는 제 3 절연층(22)을 형성한 후의 단면도이다. 이때, 그 횡적 넓이가 상대적으로 큰 트렌치 내에는 제 1 절연층(18)이 소정의 두께로 남아있기 때문에, 상기 제 3 절연층(22)은 전체적으로 평탄한 모양으로 형성된다. 즉, 상기 제 3 절연층(22)은 전체적으로 단차가 거의 형성되지 않은 상태로 형성된다.

도 1g는 상기 제 3 절연층(도 1f의 22)을 CMP하여 그 표면이 평탄한, 즉 디슁(dishing)에 의한 단차가 없는 소자분리막(24)을 형성한 후의 단면도이다. 이때, 상기 CMP는 상기 질화막(14)이 표면으로 노출될 때 까지 행한다.

도 1h는 패드산화막 및 질화막을 제거한 후의 단면도이다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

따라서, 본 발명에 의한 반도체 소자의 소자분리막 형성방법에 의하면, CMP 공정 중 발생하는 디슁현상을 최소화함으로써 표면이 평탄화된 소자분리막을 얻을 수 있다.

Claims (3)

1. 반도체 기판 상에 패드 산화막과 절연막을 차례대로 적층하는 제 1 공정; 상기 패드 산화막과 절연막을 선택적으로 제거하여 비활성영역의 상기 반도체 기판을 노출시키는 제 2 공정; 노출된 상기 반도체 기판을 식각함으로써 반도체 기판의 비활성영역에 트렌치를 형성하는 제 3 공정; 트렌치를 갖는 상기 반도체 기판 전면에 상기 트렌치를 완전히 채울정도로 제 1 절연층을 형성하는 제 4 공정; 상기 제 1 절연층 상에 소정의 습식식각에 대해 상기 제 1 절연층보다 낮은 식각율을 낮은 절연물질을 도포함으로써 제 2 절연층을 형성하는 제 5 공정; 트렌치 내에 형성되어 있는 상기 제 2 절연층만이 소정의 두께로 남을정도로 상기 제 2 절연층을 화학 물리적으로 폴리슁하는 제 6 공정; 상기 제 2 절연층 및 제 1 절연층을 대상으로 한 습식식각을 행하되, 상기 트렌치 내의 제 1 절연층은 소정의 두께로 남고 다른 영역의 제 1 절연층은 모두 제거될 정도로 행하는 제 7 공정; 상기 제 1 및 제 2 절연층이 제거된 결과물 기판 전면에 제 3 절연층을 형성하는 제 8 공정; 상기 제 3 절연층이 형성되어 있는 결과물 기판을 화학 물리적으로 폴리슁하는 제 9 공정; 및 남아있는 상기 패드 산화막과 질화막을 제거하는 제 10 공정을 구비하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제1항에 있어서, 상기 제 1 및 제 3 절연층들은 화학 기상증착방식으로 형성된 산화막으로 형성하고, 상기 제 2 절연층은 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제1항에 있어서, 상기 제 9 공정에서 행하는 화학 물리적 폴리슁은 상기 질화막이 노출될 때 까지 행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임