KR19990080168A - 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 - Google Patents

반도체 소자 분리를 위한 얕은 트랜치 제조 방법 Download PDF

Info

Publication number
KR19990080168A
KR19990080168A KR1019980013231A KR19980013231A KR19990080168A KR 19990080168 A KR19990080168 A KR 19990080168A KR 1019980013231 A KR1019980013231 A KR 1019980013231A KR 19980013231 A KR19980013231 A KR 19980013231A KR 19990080168 A KR19990080168 A KR 19990080168A
Authority
KR
South Korea
Prior art keywords
oxide film
trench
semiconductor substrate
nitride
device isolation
Prior art date
Application number
KR1019980013231A
Other languages
English (en)
Other versions
KR100271399B1 (ko
Inventor
김서원
Original Assignee
김규현
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김규현, 아남반도체 주식회사 filed Critical 김규현
Priority to KR1019980013231A priority Critical patent/KR100271399B1/ko
Publication of KR19990080168A publication Critical patent/KR19990080168A/ko
Application granted granted Critical
Publication of KR100271399B1 publication Critical patent/KR100271399B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법에 관한 것으로, 반도체 기판에 패드 산화막과 질화막을 연속하여 형성한 후, 리소그래피 공정에 의해 질화막과 패드 산화막을 식각하여 반도체 기판의 소자 분리 영역을 정의하고, 소자 분리 영역의 반도체 기판을 일정 깊이로 식각하여 얕은 트랜치를 형성한다. 그리고, 질화막을 레지스터로 반도체 기판을 열 산화하여 트랜치의 내벽에 라이너 산화막을 형성하고, 질소를 도핑하여 라이너 산화막의 표면에 질화 산화막을 형성한다. 그리고, 반도체 기판 전면에 화학 기상 증착법에 의해 산화막을 증착하고 어닐링한 후, 트랜치의 내부에만 산화막이 남도록 하여 반도체 소자 분리를 위한 트랜치를 완성한다. 이와 같이 라이너 산화막 표면에 열 산화막보다 결합력이 센 질화 산화막을 형성하여 라이너 산화막의 전체적인 절연 강도를 증대시킴으로써, 필요로 하는 라이너 산화막의 두께를 100Å 정도로 얇게 할 수 있어 종래에 비해 열 산화 공정 시간을 단축시킬 수 있을 뿐만 아니라 트랜치 에지 코너의 전계 집중에 의한 절연 파괴를 방지할 수 있어 트랜치 에지 부분의 코너 라운딩 형성 공정을 생략할 수 있다.

Description

반도체 소자 분리를 위한 얕은 트랜치 제조 방법
본 발명은 반도체 소자 분리 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 분리를 위한 얕은 트랜치(shallow trench)를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자 분리 방법으로 LOCOS(local oxidation of silicon)소자 분리가 이용되어 왔다.
LOCOS는 질화막을 마스크로 해서 실리콘 기판 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.
이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 얕은 트랜치 소자 분리(STI : shallow trench isolation)가 있다.
얕은 트랜치 소자 분리에서는 실리콘 기판에 트랜치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 것으로, 종래의 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 첨부된 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
먼저, 반도체 기판(1)에 후속 공정에서 형성될 질화막과 반도체 기판 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(2)을 형성하고, 그 상부에 질화막(3)을 형성한다. 그리고, 패드 산화막(2)과 질화막(3)이 형성된 반도체 기판(1) 상에 감광막을 도포하고, 트랜치 패턴이 형성된 마스크를 통해 감광막을 노광 현상하여 트랜치 형성을 위한 감광막 패턴을 형성한다. 그 다음, 감광막 패턴을 레지스터로 하여 드러난 질화막(3)을 식각하고, 다시 드러난 패드 산화막(2)을 식각한다. 그리고, 드러난 반도체 기판(1)을 플라즈마 식각과 같은 건식 식각 방법으로 일정 깊이로 이방성 식각하여 도 1a에서와 같이 소자 분리 영역에 얕은 트랜치(4)를 형성한 후, 남은 감광막 패턴을 제거한다.
그 다음, 반도체 기판(1)으로부터의 불순물 확산을 방지하기 위하여 도 1b에서와 같이 남은 질화막(3)을 레지스터로 하여 반도체 기판(1)을 열 산화함으로써 반도체 기판(1)의 소자 분리 영역에 형성된 트랜치(4)의 내벽을 선택적으로 열 산화하여 라이너(liner) 산화막(5)을 형성한다.
그 다음, 도 1c에서와 같이 트랜치(4)를 매입하기 위하여 반도체 기판(1)에 화학 기상 증착법에 의해 실리콘 산화막(6)을 두껍게 증착한다. 그리고, 어닐링(annealing) 공정을 통해 화학 기상 증착법에 의해 증착된 실리콘 산화막(6)의 밀도를 증가시킨다.
이후, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정, 에치 백(etch back) 공정 등을 통해 반도체 기판(1)의 소자 분리 영역에 형성된 트랜치(4) 내부에만 실리콘 산화막(6)이 남도록 하여 소자 분리를 위한 트랜치(STI)를 완성한다.
이와 같은 종래의 방법에서 소자 분리 특성은 트랜치에 매입된 화학적 기상 증착법에 의한 실리콘 산화막보다 열 산화된 트랜치 내벽의 라이너 산화막 두께 및 막질에 크게 좌우된다.
따라서, 완성된 반도체 소자의 고농도로 도핑된 소스/드레인 영역에서 트랜치 영역으로의 불순물 확산에 따른 소자 분리 영역의 누설 전류에 의한 래치 업(latch-up) 특성 및 소자 분리 특성 저하를 방지하기 위하여 라이너 산화막은 기본적으로 수 100Å 이상의 두께와 치밀한 막질을 필요로 한다. 이를 위하여 라이너 산화막 형성시 반드시 고온 장시간의 산화 공정을 하여야 하므로 전체적인 반도체 소자 제조 공정의 시간이 증대된다.
또한, 트랜치 내벽 에지(edge) 코너 부분은 반도체 소자 동작시 전계가 집중되므로 절연 파괴에 의한 전류 누설이 발생할 가능성이 높다. 따라서, 트랜치 에지 코너에서의 전류 누설을 방지하기 위하여 반드시 코너 라운딩(rounding)이 필요하며, 이를 위하여 플로잉(flowing) 공정이나 재산화 공정 등이 추가로 필요하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 고농도로 도핑된 소스/드레인 영역에서 트랜치 영역으로의 불순물 확산 및 트랜치 에지 코너에서의 전계 집중에 의한 누설 전류의 방지를 간단한 공정과 단축된 공정 시간으로 하여 반도체 소자의 래치 업 및 소자 분리 특성이 향상된 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 데 있다.
도 1a 내지 도 1d는 종래의 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 공정을 도시한 공정 순서도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 반도체 소자 분리를 위한 얕은 트랜치를 제조하는 방법을 도시한 공정 순서도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자 분리를 위한 트랜치 제조 공정에서 반도체 기판에 고농도로 도핑되는 소스/드레인 영역으로부터 트랜치로 불순물이 확산되는 것을 방지하기 위한 라이너 산화막 형성을 위한 열 산화 공정 이전 또는 이후에 질소 플라즈마 처리를 통해 라이너 산화막 표면 또는 트랜치 내벽의 반도체 기판과 라이너 산화막의 계면에 열 산화막보다 결합력이 센 질화 산화막을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 의해 소자 분리를 위한 트랜치를 제조하는 방법을 공정 순서에 따라 도시한 반도체 기판의 단면도로서, 먼저, 반도체 기판(11)에 후속 공정에서 형성될 질화막과 반도체 기판 사이에 발생하는 스트레스를 흡수하기 위한 패드 산화막(12)을 형성하고, 그 상부에 질화막(13)을 형성한다. 그리고, 패드 산화막(12)과 질화막(13)이 형성된 반도체 기판(11) 상에 감광막을 도포하고, 트랜치 패턴이 형성된 마스크를 통해 감광막을 노광 현상하여 트랜치 형성을 위한 감광막 패턴을 형성한다. 그 다음, 감광막 패턴을 레지스터로 하여 드러난 질화막(13)을 식각하고, 다시 드러난 패드 산화막(12)을 식각한다. 그리고, 드러난 반도체 기판(11)을 플라즈마 식각과 같은 건식 식각 방법으로 일정 깊이로 이방성 식각하여 도 2a에서와 같이 소자 분리 영역에 얕은 트랜치(14)를 형성한 후, 남은 감광막 패턴을 제거한다(리소그래피(lithography) 공정).
그 다음, 반도체 기판(11)으로부터의 불순물 확산을 방지하기 위하여 도 2b에서와 같이 남은 질화막(13)을 레지스터로 하여 반도체 기판(11)을 열 산화함으로써 반도체 기판(11)의 소자 분리 영역에 형성된 트랜치(14)의 내벽을 선택적으로 열 산화하여 라이너 산화막(SiO2)(15)을 형성한 후, 도 2c에서와 같이 질소(N) 플라즈마(16) 처리를 행한다. 그러면, 도 2d에서와 같이 라이너 산화막(15)의 표면에 질소가 도핑(doping)되고, 도핑된 질소(N)와 라이너 산화막(SiO2)과의 화학 반응에 의해 라이너 산화막(15)의 표면에 열 산화막인 라이너 산화막보다 결합력이 센 질화 산화막(SiOxNy)(17)이 형성된다.
이때, 질화 산화막(17)은 반도체 기판(11)에 고농도로 도핑되는 소스/드레인 영역으로부터의 불순물 확산을 종래의 열 산화막인 라이너 산화막(15)보다 우수한 특성으로 억제한다. 따라서, 라이너 산화막(15)의 두께를 100Å 정도로 얇게 하여도 되므로, 라이너 산화막을 형성하기 위한 열 산화 공정 시간이 종래에 비해 단축된다.
또한, 라이너 산화막의 표면 질화 산화막(17)에 의해 라이너 산화막(15)의 전체적인 절연 강도가 증가되어 트랜치 에지 코너의 전계 집중에 의한 절연 파괴를 방지할 수 있으므로 트랜치 에지 부분의 코너 라운딩 형성을 위한 플로잉 공정 또는 재산화 공정 등을 생략할 수 있다.
그 다음, 도 2d에서와 같이 트랜치(14)를 매입하기 위하여 반도체 기판(11)에 화학 기상 증착법에 의해 산화막(18)을 두껍게 증착한다. 그리고, 어닐링 공정을 통해 화학 기상 증착법에 의해 증착된 산화막(18)의 밀도를 증가시킨다.
이후, 화학 기계적 연마 공정, 에치 백 공정 등을 통해 반도체 기판(11)의 소자 분리 영역에 형성된 트랜치(14) 내부에만 산화막(18)이 남도록 하여 소자 분리를 위한 트랜치(STI)를 완성한다.
이와 같은 실시예에서는 트랜치 내벽에 열 산화를 통한 라이너 산화막(15)을 형성한 후, 질소 플라즈마(16) 처리를 행하여 라이너 산화막(15) 표면에 질화 산화막(17)을 형성하였지만, 이와는 달리 트랜치 내벽에 질소 플라즈마(16) 처리를 행하여 트랜치 내벽의 반도체 기판(11)에 질소(N)를 도핑한 후, 열 산화를 통해 라이너 산화막(15)을 형성할 수도 있다. 이 경우에는 질소 플라즈마 처리에 의해 트랜치 내벽의 반도체 기판(11)에 도핑된 질소와 라이너 산화막(15)과의 화학 반응에 의해 트랜치 내벽의 반도체 기판(11)과 라이너 산화막(15)의 계면에 질화 산화막(17)이 형성됨으로써 라이너 산화막의 전체적인 절연 강도를 증대시키게 된다.
이와 같이 본 발명은 소자 분리를 위한 트랜치 제조 공정에서 반도체 기판에 고농도로 도핑되는 소스/드레인 영역으로부터 트랜치로 불순물이 확산되는 것을 방지하기 위한 라이너 산화막 형성을 위한 열 산화 공정 이전 또는 이후에 질소 플라즈마 처리를 통해 라이너 산화막 표면 또는 트랜치 내벽의 반도체 기판과 라이너 산화막의 계면에 열 산화막보다 결합력이 센 질화 산화막을 형성하여 라이너 산화막의 전체적인 절연 강도를 증대시킴으로써, 필요로 하는 라이너 산화막의 두께를 100Å 정도로 얇게 할 수 있어 종래에 비해 열 산화 공정 시간을 단축시키게 되므로 전체적인 반도체 소자 제조 공정 시간을 단축할 수 있을 뿐만 아니라 트랜치 에지 코너의 전계 집중에 의한 절연 파괴를 방지할 수 있으므로 트랜치 에지 부분의 코너 라운딩 형성을 위한 플로잉 공정 또는 재산화 공정 등을 생략할 수 있다.

Claims (4)

  1. 반도체 기판에 패드 산화막과 질화막을 연속하여 형성한 후, 리소그래피 공정에 의해 질화막과 패드 산화막을 식각하여 반도체 기판의 소자 분리 영역을 정의하는 단계와;
    상기 반도체 기판의 소자 분리 영역을 일정 깊이로 식각하여 얕은 트랜치를 형성하는 단계와;
    상기 질화막을 레지스터로 상기 반도체 기판을 열 산화하여 상기 트랜치의 내벽에 라이너 산화막을 형성하는 단계와;
    상기 트랜치 내벽의 라이너 산화막에 질소를 도핑하여 상기 라이너 산화막의 표면에 질화 산화막을 형성하는 단계와;
    상기 라이너 산화막과 질화 산화막이 내벽에 형성된 트랜치를 매입하기 위하여 반도체 기판 전면에 화학 기상 증착법에 의해 산화막을 증착하고 어닐링한 후, 상기 트랜치의 내부에만 산화막이 남도록 하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트랜치 제조 방법.
  2. 반도체 기판에 패드 산화막과 질화막을 연속하여 형성한 후, 리소그래피 공정에 의해 질화막과 패드 산화막을 식각하여 반도체 기판의 소자 분리 영역을 정의하는 단계와;
    상기 반도체 기판의 소자 분리 영역을 일정 깊이로 식각하여 얕은 트랜치를 형성하는 단계와;
    상기 트랜치 내벽의 반도체 기판에 질소를 도핑하는 단계와;
    상기 질화막을 레지스터로 상기 반도체 기판을 열 산화 상기 트랜치의 내벽에 반도체 기판과의 계면에 질화 산화막이 형성된 라이너 산화막을 형성하는 단계와;
    상기 라이너 산화막과 질화 산화막이 내벽에 형성된 트랜치를 매입하기 위하여 반도체 기판 전면에 화학 기상 증착법에 의해 산화막을 증착하고 어닐링한 후, 상기 트랜치의 내부에만 산화막이 남도록 하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트랜치 제조 방법.
  3. 청구항 1 또는 2 에 있어서, 상기 라이너 산화막은 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트랜치 제조 방법.
  4. 청구항 1 또는 2 에 있어서, 상기 질소 도핑은 질소 플라즈마 방법을 사용하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트랜치 제조 방법.
KR1019980013231A 1998-04-14 1998-04-14 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 KR100271399B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980013231A KR100271399B1 (ko) 1998-04-14 1998-04-14 반도체 소자 분리를 위한 얕은 트랜치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980013231A KR100271399B1 (ko) 1998-04-14 1998-04-14 반도체 소자 분리를 위한 얕은 트랜치 제조 방법

Publications (2)

Publication Number Publication Date
KR19990080168A true KR19990080168A (ko) 1999-11-05
KR100271399B1 KR100271399B1 (ko) 2000-12-01

Family

ID=19536204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980013231A KR100271399B1 (ko) 1998-04-14 1998-04-14 반도체 소자 분리를 위한 얕은 트랜치 제조 방법

Country Status (1)

Country Link
KR (1) KR100271399B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325620B1 (ko) * 1999-12-31 2002-02-25 황인길 반도체 소자 분리방법
KR20030056213A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 반도체 섭스트레이트의 소자 분리 방법
KR100403317B1 (ko) * 2001-06-22 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100458731B1 (ko) * 2002-06-20 2004-12-03 동부전자 주식회사 반도체 소자의 제조 방법
KR100567022B1 (ko) * 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR100639194B1 (ko) * 2000-05-31 2006-10-31 주식회사 하이닉스반도체 반도체 장치의 소자 분리막 형성방법
KR100753667B1 (ko) * 2001-12-29 2007-08-31 매그나칩 반도체 유한회사 반도체 제조 공정에서의 질소 플라즈마 소스를 이용한실리콘 질화막 증착 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567022B1 (ko) * 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR100325620B1 (ko) * 1999-12-31 2002-02-25 황인길 반도체 소자 분리방법
KR100639194B1 (ko) * 2000-05-31 2006-10-31 주식회사 하이닉스반도체 반도체 장치의 소자 분리막 형성방법
KR100403317B1 (ko) * 2001-06-22 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20030056213A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 반도체 섭스트레이트의 소자 분리 방법
KR100753667B1 (ko) * 2001-12-29 2007-08-31 매그나칩 반도체 유한회사 반도체 제조 공정에서의 질소 플라즈마 소스를 이용한실리콘 질화막 증착 방법
KR100458731B1 (ko) * 2002-06-20 2004-12-03 동부전자 주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR100271399B1 (ko) 2000-12-01

Similar Documents

Publication Publication Date Title
US6642125B2 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
US6140242A (en) Method of forming an isolation trench in a semiconductor device including annealing at an increased temperature
KR100346844B1 (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100224700B1 (ko) 반도체장치의 소자분리방법
US5966606A (en) Method for manufacturing a MOSFET having a side-wall film formed through nitridation of the gate electrode
TW200529317A (en) Semiconductor device with trench isolation structure and method for fabricating the same
KR100271399B1 (ko) 반도체 소자 분리를 위한 얕은 트랜치 제조 방법
US6211021B1 (en) Method for forming a borderless contact
KR100271400B1 (ko) 트랜치구조를이용한반도체소자의절연막형성방법
KR100305026B1 (ko) 반도체소자의 제조방법
KR100420701B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US7078314B1 (en) Memory device having improved periphery and core isolation
US20020197821A1 (en) Method of forming shallow trench isolation
KR100801733B1 (ko) 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR20010008560A (ko) 반도체소자의 소자분리막 형성방법
KR100361520B1 (ko) 반도체장치의 소자격리방법
US5956599A (en) Method for forming isolation layer in semiconductor device
KR20030001941A (ko) 반도체소자의 제조방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR19990042453A (ko) 반도체소자의 소자분리막 제조방법
KR20050002439A (ko) 반도체소자의 제조방법
KR20010014793A (ko) 반도체 장치의 제조 방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20000003508A (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee