KR20030056213A - 반도체 섭스트레이트의 소자 분리 방법 - Google Patents
반도체 섭스트레이트의 소자 분리 방법 Download PDFInfo
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Abstract
이 발명은 반도체 섭스트레이트의 소자 분리 방법에 관한 것으로, 소자 형성시 주입된 이온이 열처리 공정중 소자 분리 영역 내측으로 확산되지 않도록 하여 소자의 특성을 향상시킬 수 있도록, 반도체 섭스트레이트의 표면에 일정 두께의 산화막 및 질화막을 순차 형성하는 단계와; 상기 반도체 섭스트레이트의 소자 분리를 위해 상기 질화막 및 산화막중 일정 영역을 사진/식각 공정에 의해 제거하는 단계와; 상기 질화막을 마스크로 이용하여 상기 반도체 섭스트레이트에 일정 깊이의 트랜치를 형성하는 단계와; 상기 반도체 섭스트레이트의 트랜치에 질소 이온을 고에너지로 주입하여 확산 방지층을 형성하는 단계와; 상기 반도체 섭스트레이트의 트랜치에 산화막을 형성하여 매립하는 단계를 포함하여 이루어진 것을 특징으로 함.
Description
본 발명은 반도체 섭스트레이트의 소자 분리 방법에 관한 것으로, 더욱 상세하게 설명하면 소자 형성시 주입된 이온이 열처리 공정중 소자 분리 영역 내측으로 확산되지 않도록 하여 소자의 특성을 향상시킬 수 있는 반도체 섭스트레이트의 소자 분리 방법에 관한 것이다.
도1a 내지 도1e는 종래 반도체 섭스트레이트의 소자 분리 방법중 STI(Shallow Trench Isolation) 기술을 도시한 것으로 이를 간단히 설명하면 다음과 같다.
먼저 도1a에 도시된 바와 같이, 저농도의 P-형 불순물이 도핑된 반도체 섭스트레이트(2')의 상면에 일정 두께의 산화막(4') 및 질화막(6')을 순차적으로 형성한다.
이어서, 도1b에 도시된 바와 같이 상기 질화막(6') 및 산화막(4')을 일체로 식각하여 상기 반도체 섭스트레이트(2')의 상면이 외부로 노출되도록 한다. 물론, 상기 식각은 감광막을 이용한 통상적인 사진/식각 공정에 의해 수행된다.
이어서, 도1c에 도시된 바와 같이 상기 질화막(6')을 마스크로 이용하여 일정깊이의 소자 분리용 트랜치(8')를 형성한다. 즉, 상기 질화막(6')을 마스크로 이용하여 상기 반도체 섭스트레이트(2')의 표면을 건식 식각함으로써, 일정 깊이의 소자 분리용 트랜치(8')가 형성되도록 한다.
이어서, 도1d에 도시된 바와 같이 상기 반도체 섭스트레이트(2')의 트랜치(8') 및 질화막(6') 표면 전체에 일정 두께의 산화막(12')을 형성함으로써, 상기 트랜치(8')의 바닥면 및 측면에 모두 산화막(12')이 매립되도록 한다.
마지막으로, 도1e에 도시된 바와 같이 통상적인 CMP(Chemical Mechanical Polishing) 공정을 통하여 상기 산화막(12')의 상면을 평탄하게 함으로써, 일정 깊이의 소자 분리 영역이 완성되도록 한다.
한편, 상기와 같은 소자 분리 방법이 이용된 MOS 소자의 한 예가 도2에 도시되어 있다. 도시된 바와 같이 상기 MOS 소자는 저농도의 P-형 불순물이 도핑된 반도체 섭스트레이트(2')가 구비되어 있고, 상기 반도체 섭스트레이트(2')의 대칭되는 양측에는 일정 깊이의 트랜치(8')가 형성되고, 상기 트랜치(8')에는 산화막(12')이 매립되어 소자 분리 영역이 형성되어 있다. 또한, 상기 소자 분리 영역 내측의 섭스트레이트(2') 중앙에는 게이트 산화막(14')이 형성되어 있고, 상기 게이트 산화막(14')의 표면에는 폴리실리콘으로 게이트 전극(16')이 형성되어 있으며, 상기 게이트 전극(16')의 양측벽에는 스페이서(18')가 형성되어 있다. 또한, 상기 게이트 전극(16')의 외주연과 대응되는 반도체 섭스트레이트(2') 표면에는 고농도의 N+형 불순물이 이온주입되어 소오스(20') 및 드레인(22')이 형성되어 있다.
주지된 바와 같이 이러한 MOS 소자는 소오스(20')와 드레인(22') 사이의 전류 흐름이 게이트 전극(16')과 반도체 섭스트레이트(2') 사이에 가해준 전압에 의해 제어됨으로써, 트랜지스터 역할을 하게 된다.
그러나, 이러한 MOS 소자의 제조시 소자 형성을 위해 각종 불순물을 상기 소자 분리 영역의 내측(액티브한 영역)인 반도체 섭스트레이트에 이온 주입하게 되는데, 이때 열처리 과정에서 상기 주입된 이온들이 상기 소자 분리 영역으로 확산해들어가는 현상이 발생한다. 즉, 열처리 과정에서 소자 형성을 위해 주입된 이온들이 횡방향을 따라서 트랜치 내측의 산화막으로 확산된다. 상기와 같이 소자 분리 영역으로 이온들이 확산되면, 소자간의 완벽한 전기적 고립을 유지하기가 어려워지고, 심할 경우에는 수백만개의 트랜지스터들이 모두 쇼트되어 타버리는 경우도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 소자 형성시 주입된 이온이 열처리 공정중 소자 분리 영역 내측으로 확산되지 않도록 하여 소자의 특성을 향상시킬 수 있는 반도체 섭스트레이트의 소자 분리 방법을 제공하는데 있다.
도1a 내지 도1e는 종래 반도체 섭스트레이트의 소자 분리 방법을 도시한 순차 설명도이다.
도2는 종래의 소자 분리 방법이 적용된 반도체 소자에서 액티브 영역의 이온이 확산되어 소자의 특성을 저하시키는 상태를 도시한 단면도이다.
도3a 내지 도3f는 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법을 도시한 순차 설명도이다.
도4는 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법이 적용된 반도체 소자의 예를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
2; 반도체 섭스트레이트4; 산화막
6; 질화막8; 트랜치
10; 확산 방지막12; 트랜치에 매립된 산화막
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법은 반도체 섭스트레이트의 표면에 일정 두께의 산화막 및 질화막을 순차 형성하는 단계와; 상기 반도체 섭스트레이트의 소자 분리를 위해 상기 질화막 및 산화막중 일정 영역을 사진/식각 공정에 의해 제거하는 단계와; 상기 질화막을 마스크로 이용하여 상기 반도체 섭스트레이트에 일정 깊이의 트랜치를 형성하는 단계와; 상기 반도체 섭스트레이트의 트랜치에 질소 이온을 고에너지로 주입하여 확산 방지층을 형성하는 단계와; 상기 반도체 섭스트레이트의 트랜치에 산화막을 형성하여 매립하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 확산 방지층 형성 단계는 상기 질소 이온의 도오즈량이 대략 1×1014~1×1015ions/cm2이고, 이온 주입 에너지는 대략 20~70keV이다.
더불어, 상기 확산 방지층 형성 단계는 상기 질소 이온의 주입 각도가 반도체 섭스트레이트 표면의 법선에 대하여 대략 5~15°이다.
상기와 같이 하여 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법에 의하면, 소자 분리 영역의 트랜치 표면에 미리 질소 이온을 일정 깊이로 이온 주입하여 확산 방지층을 형성함으로써, 소자 형성중 주입되는 각종 이온의 횡방향 확산을 억제하게 된다. 즉, 트랜치 내측의 산화막으로 이온이 확산되는 현상을 억제함으로써, 소자간의 완벽한 전기적 고립이 유지되도록 하고 따라서 소자의 특성이 향상된다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3a 내지 도3f는 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법을 도시한 순차 설명도이다.
먼저, 도3a에 도시된 바와 같이 반도체 섭스트레이트(2)의 표면에 일정 두께의 산화막(4) 및 질화막(6)을 순차적으로 형성한다. 여기서, 상기 산화막(4)은 두께가 대략 10~200Å으로 형성되도록 하고, 상기 질화막(6)은 두께가 대략 50~500Å으로 형성되도록 한다.
이어서, 도3b에 도시된 바와 같이 상기 반도체 섭스트레이트(2)의 소자 분리를 위해 상기 질화막(6) 및 산화막(4)중 일정 영역을 사진/식각 공정에 의해 제거한다. 즉, 포토레지스트를 상기 질화막(6) 표면에 도포한 후, 소자 분리 영역(필드 영역)이 형성될 부분에만 자외선을 입사시킨 후, 현상 및 식각하여 마스크를 형성한다. 그런 후, 상기 포토레지스트가 없는 필드영역의 질화막(6) 및 산화막(4)을 플라즈마 등에 의한 건식 식각 방법으로 제거한다.
이어서, 도3c에 도시된 바와 같이 상기 질화막(6)을 마스크로 이용하여 상기 반도체 섭스트레이트(2)에 일정 깊이의 트랜치(8)를 형성한다. 즉, 상기 질화막(6)을 마스크로 함과 동시에 건식 식각 방법에 의해 상기 반도체 섭스트레이트(2)의 소정 영역을 제거한다.
이어서, 도3d에 도시된 바와 같이 상기 반도체 섭스트레이트(2)의 트랜치(8)에 질소 이온을 고에너지로 주입하여 일정 깊이의 확산 방지층(10)을 형성한다.
여기서, 상기 질소 이온의 도오즈(does)량은 대략 1×1014~1×1015ions/cm2가 되도록 하고, 이온 주입 에너지는 30~70KeV가 되도록 한다. 또한, 상기 트랜치(8)의 모든 벽면에 균일한 깊이로 확산될 수 있도록 상기 질소 이온의 주입 각도는 반도체 섭스트레이트 표면의 법선에 대하여 대략 5~15°가 되도록 함이 바람직하다.
이어서, 도3e에 도시된 바와 같이 상기 반도체 섭스트레이트(2)의 트랜치(8)에 산화막(12)을 형성하여 매립한다. 즉, 상기 반도체 섭스트레이트(2)의 질화막(6) 및 트랜치(8) 표면 전체에 산화막(12)이 형성되도록 함으로써, 상기 산화막(12)에 의해 상기 트랜치(8)가 완전히 매립되도록 한다. 물론, 이때 상기 산화막(12)은 상기 확산 방지층(10)에 의해 감싸여진 형태가 된다.
더불어, 도3f에 도시된 바와 같이 상기 반도체 섭스트레이트(2)의 상면을 평탄화시킴으로써, 상기 트랜치(8)에 매립된 산화막(12)의 표면이 평탄해지도록 한다. 즉, 상기 반도체 섭스트레이트(2)의 트랜치(8)에 매립된 산화막(12)이 소자 분리 영역이 되도록 한다.
물론, 이러한 단계 이후에는 종래와 같은 방법으로 목적하는 소정의 반도체 소자를 형성한다.
도4는 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법이 적용된 반도체 소자(MOS 소자)의 한 예를 도시한 단면도이다.
도시된 바와 같이 상기 MOS 소자는 저농도의 P-형 불순물이 도핑된 반도체 섭스트레이트(2)가 구비되어 있고, 상기 반도체 섭스트레이트(2)의 대칭되는 양측에는 일정 깊이의 트랜치(8)가 형성되어 있으며, 상기 트랜치(8)의 벽면에는 질소 이온에 의해 일정 깊이로 확산 방지층(10)이 형성되어 있다. 또한, 상기 트랜치(8)의 내측에는 산화막(12)이 매립되어 소자 분리 영역이 형성되어 있다.
또한, 상기 소자 분리 영역 내측의 섭스트레이트(2) 중앙에는 게이트 산화막(14)이 형성되어 있고, 상기 게이트 산화막(14)의 표면에는 폴리실리콘으로 게이트 전극(16)이 형성되어 있으며, 상기 게이트 전극(16)의 양측벽에는 스페이서(18)가 형성되어 있다. 또한, 상기 게이트 전극(16)의 외주연과 대응되는 반도체 섭스트레이트(2) 표면에는 고농도의 N+형 불순물이 이온주입되어소오스(20) 및 드레인(22)이 형성되어 있다.
주지된 바와 같이 이러한 MOS 소자는 소오스(20)와 드레인(22) 사이의 전류 흐름이 게이트 전극(16)과 반도체 섭스트레이트(2) 사이에 가해준 전압에 의해 제어됨으로써, 트랜지스터 역할을 하게 된다.
한편, 상기 소오스(20) 및 드레인(22) 형성을 위한 고농도의 N+형 이온 주입시, 상기 주입된 이온은 상기 트랜치(8)의 벽면에 형성된 확산 방지층(10)으로 인해 상기 트랜치(8) 내측의 산화막(12)까지 확산되지 않게 된다. 즉, 상기 소오스(20) 및 드레인(22) 형성을 위해 고농도의 N+형 불순물의 이온주입이 완료된 후, 열처리 공정에서 상기 N+형 불순물 이온이 횡방향을 따라서 상기 트랜치(8) 내측의 산화막(12)으로 확산되지 않음으로써, 소자자간의 완벽한 전기적 고립이 유지되고, 따라서 소자 특성이 향상된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체 섭스트레이트의 소자 분리 방법에 의하면, 소자 분리 영역의 트랜치 표면에 미리 질소 이온을 일정 깊이로 이온 주입하여 확산 방지층을 형성함으로써, 소자 형성중 주입되는 각종 이온의 횡방향 확산을 억제하는 효과가 있다. 즉, 트랜치 내측의 산화막으로 이온이 확산되는 현상을 억제함으로써, 소자간의 완벽한 전기적 고립이 유지되도록 하고 따라서 소자의 특성이 향상되는 효과가 있다.
Claims (3)
- 반도체 섭스트레이트의 표면에 일정 두께의 산화막 및 질화막을 순차 형성하는 단계와;상기 반도체 섭스트레이트의 소자 분리를 위해 상기 질화막 및 산화막중 일정 영역을 사진/식각 공정에 의해 제거하는 단계와;상기 질화막을 마스크로 이용하여 상기 반도체 섭스트레이트에 일정 깊이의 트랜치를 형성하는 단계와;상기 반도체 섭스트레이트의 트랜치에 질소 이온을 고에너지로 주입하여 확산 방지층을 형성하는 단계와;상기 반도체 섭스트레이트의 트랜치에 산화막을 형성하여 매립하는 단계를 포함하여 이루어진 반도체 섭스트레이트의 소자 분리 방법.
- 제1항에 있어서, 상기 확산 방지층 형성 단계는 상기 질소 이온의 도오즈량이 대략 1×1014~1×1015ions/cm2이고, 이온 주입 에너지는 대략 20~70keV인 것을 특징으로 하는 반도체 섭스트레이트의 소자 분리 방법.
- 제1항 또는 제2항에 있어서, 상기 확산 방지층 형성 단계는 상기 질소 이온의 주입 각도가 반도체 섭스트레이트 표면의 법선에 대하여 대략 5~15°인 것을 특징으로 하는 반도체 섭스트레이트의 소자 분리 방법.
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920022380A (ko) * | 1991-05-18 | 1992-12-19 | 김광호 | 반도체장치의 소자분리방법 |
JPH11135615A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
KR19990080168A (ko) * | 1998-04-14 | 1999-11-05 | 김규현 | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 |
KR19990080169A (ko) * | 1998-04-14 | 1999-11-05 | 김규현 | 트랜치 구조를 이용한 반도체 소자의 절연막 형성방법 |
KR20000044560A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
JP2001085511A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 素子分離方法 |
-
2001
- 2001-12-27 KR KR1020010086387A patent/KR20030056213A/ko not_active Application Discontinuation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920022380A (ko) * | 1991-05-18 | 1992-12-19 | 김광호 | 반도체장치의 소자분리방법 |
JPH11135615A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
KR19990080168A (ko) * | 1998-04-14 | 1999-11-05 | 김규현 | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 |
KR19990080169A (ko) * | 1998-04-14 | 1999-11-05 | 김규현 | 트랜치 구조를 이용한 반도체 소자의 절연막 형성방법 |
KR20000044560A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
JP2001085511A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 素子分離方法 |
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