KR20000003508A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 소자분리막 단부에 발생하는 버즈빅의 길이를 감소시킬 수 있고, 기판 내에 소자분리막이 보다 두껍게 형성되도록하여 전기적 특성을 향상시킬 수 있으며, 상대적으로 면적이 큰 소자분리막에서 표면이 오목해지는 문제를 해결할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 반도체 기판 상에 소자분리 영역의 상기 반도체 기판을 노출시키는 산화방지 패턴을 형성하고, 노출된 상기 반도체 기판을 선택적으로 제거하여 상기 반도체 기판 내에 트렌치를 형성하고, 상기 트렌치를 포함한 상기 소자분리 영역에 폴리실리콘막을 형성한 후, 폴리실리콘막을 산화하여 소자분리막을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성 방법

본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 소자분리막 단부에 발생하는 버즈빅(bird's beak)의 길이를 감소시킬 수 있고, 기판 내에 소자분리막을 보다 두껍게 형성할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

종래의 로코스(Local Oxidation of Silicon) 공정에 따른 반도체 소자의 소자분리막 형성 방법을 도1a 내지 도1f를 참조하여 설명한다.

먼저, 도1a에 도시한 바와 같이 실리콘 기판(10) 상에, 산화방지막으로 사용되는 질화막과 실리콘 기판(10) 사이의 응력을 완화시키기 위하여 패드산화막(11)을 형성하고, 패드산화막(11) 상에 질화막(12)을 형성한다. 이어서, 질화막 상에(12) 소자분리 영역을 노출시키는 감광막 패턴(30)을 형성한다.

다음으로, 도1b에 도시한 바와 같이 감광막 패턴(30)을 식각마스크로 질화막(12)을 식각하여 소자분리 영역 상의 패드산화막(12)을 노출시키고, 감광막 패턴(30)을 제거한다.

다음으로, 도1c에 도시한 바와 같이 전체 구조 상에 질화막을 형성하고 질화막을 전면식각하여 질화막(12) 측벽에 질화막 스페이서(13)를 형성한다.

이어서, 도1d에 도시한 바와 같이 질화막 스페이서(13) 사이에 노출된 패드산화막(11)을 제거하여 실리콘 기판(10)을 노출시키고, 노출된 실리콘 기판(10) 표면의 일부를 식각한다. 이때, 노출된 실리콘 기판(10) 표면에 잔류하는 질화막을 완전히 제거하기 위하여 실리콘 기판(10)의 식각 깊이를 조절하기도 한다. 이어서, 실리콘 기판(10)의 식각 손상을 보상하기 위하여 실리콘 기판 상에 산화막(14)을 얇게 형성한다. 이후, 상기 산화막(14)을 습식식각하는 과정을 추가적으로 실시하기도 한다.

다음으로, 도1e에 도시한 바와 같이 산화공정을 실시하여 소자분리막(15)을 형성한다. 이때, 산화공정에서 패드산화막(11)을 따라 산소가 확산되어 소자분리막(15)의 단부가 새 부리 모양으로 활성영역의 실리콘 기판(10)으로 확장되어 버즈빅(bird's beak)(B)이 발생하기 때문에 활성영역의 크기가 감소된다.

다음으로, 도1f에 도시한 바와 같이 질화막(12) 및 질화막 스페이서(13)를 인산용액으로 제거한다.

전술한 바와 같은 종래의 로코스 공정에 따른 소자분리막 형성 방법은 비교적 공정이 단순하다는 장점이 있으나, 상기와 같이 버즈빅이 발생함에 따라 활성영역의 크기가 감소되어 소자의 집적도 향상에 저해를 가져올 뿐만 아니라, 실리콘 기판(10) 내에 형성되는 소자분리막의 두께가 비교적 두껍지 않기 때문에 전기적 특성이 저하되는 문제점이 있다.

이와 같은 로코스 공정의 문제점을 해결하기 위하여 실리콘 기판 내에 트렌치를 형성한 후 소자분리막으로 산화막을 형성하는 STI(shallow trench isolation) 방법이 이용되고 있다. STI 방법은 공정이 복잡하고, 산화막의 매립 특성이 좋지 않기 때문에 상대적으로 소자분리 면적이 큰 주변회로 영역에서는 산화막 형성 후 단차가 크게 발생하고, 화학적 기계적 연마(chemical mechanical polishing) 공정에서 연마되는 산화막의 두께가 균일하지 못하여, 주변회로 영역 소자분리막의 표면이 오목해진다. 단차가 크게 발생하는 문제를 해결하기 위하여 더미 셀(dummy cell)을 형성하는 방법이 제시되기도 하였지만, 이러한 방법은 공정이 더더욱 복잡해지는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소자분리막 단부에 발생하는 버즈빅의 길이를 감소시킬 수 있고, 기판 내에 소자분리막이 보다 두껍게 형성되도록하여 전기적 특성을 향상시킬 수 있으며, 상대적으로 면적이 큰 소자분리막에서 표면이 오목해지는 문제를 해결할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.

도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도

도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도

* 도면의 주요 부분에 대한 도면 부호의 설명

20: 실리콘 기판 21: 산화막

22: 질화막 23: 폴리실리콘막

상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 소자분리 영역의 상기 반도체 기판을 노출시키는 산화방지 패턴을 형성하는 제1 단계; 상기 제1 단계에서 노출된 상기 반도체 기판을 선택적으로 제거하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계; 상기 트렌치를 포함한 상기 소자분리 영역에 폴리실리콘막을 형성하는 제3 단계; 상기 폴리실리콘막을 산화하여 소자분리막을 형성하는 제4 단계; 및 상기 산화방지 패턴을 제거하는 제5 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.

먼저, 도2a에 도시한 바와 같이 셀 영역(A) 및 주변회로 영역(B)의 실리콘 기판(20) 상에 완충막(buffer layer)으로서 30 Å 내지 100 Å 두께의 산화막(21)을 성장시키고, 산화막(21) 상에 500 Å 내지 2000 Å 두께의 질화막(22)을 증착한다.

다음으로, 도2b에 도시한 바와 같이 질화막(22) 및 산화막(21)을 선택적으로 제거하여 소자분리 영역의 실리콘 기판(20)을 노출시킨 후, 소자분리막이 형성될 부분의 실리콘 기판(20)을 식각하여 트렌치(t)를 형성한다. 이때, 트렌치(t)의 깊이는 제조하고자 하는 소자의 디자인 룰(design rule)에 따라 차이가 있으나, 본 발명의 일실시예에서는 50 Å 내지 2000 Å 깊이로 실리콘 기판(20)을 식각한다.

다음으로, 도2c에 도시한 바와 같이 퍼니스(furnace)가 구비된 화학기상증착(chemical vapor deposition) 장치에서 전체 구조 상에 50 Å 내지 3000 Å 두께의 폴리실리콘막(23)을 형성한다. 폴리실리콘막은 산화막 보다 단차피복(step coverage) 특성이 양호하기 때문에 폴리실리콘막 형성 후 단차의 발생은 비교적 적다.

다음으로, 도2d에 도시한 바와 같이 화학적 기계적 연마방법으로 질화막(22)이 드러날 때까지 폴리실리콘막(24)을 연마한 후, 이후에 산화막이 완만한 형태로 형성되도록 하기 위하여 소자분리 영역에 존재하는 폴리실리콘막의 일부를 식각하기도 한다.

다음으로, 도2e에 도시한 바와 같이 질화막(22)을 산화방지막으로하여 1000 ℃ 내지 1100 ℃ 온도에서 열산화 공정으로 폴리실리콘막(23)을 산화시켜 1000 Å 내지 3000 Å 두께의 소자분리막(23A)을 형성한 후, 인산용액을 이용하여 질화막을 제거한다.

일반적으로, 폴리실리콘막의 산화속도가 실리콘 기판의 산화속도보다 4배 정도 빠르기 때문에, 상기 열산화 공정에서 폴리실리콘막(23)의 산화가 실리콘 기판(20) 보다 빠르게 진행되어 버즈빅의 크기를 감소시킬 수 있다. 또한, 폴리실리콘막의 매립 및 피복 특성이 산화막 보다 뛰어나기 때문에, 종래의 STI 공정에서 주변회로 영역 소자분리막 부분에서 발생하는 단차의 문제도 해결할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 버즈빅의 크기를 감소시킬 수 있어 소자의 집적도 향상에 기여할 수 있으며, 폴리실리콘막의 매립 및 피복 특성이 산화막 보다 뛰어나기 때문에, 종래의 STI 공정에서 주변회로 영역 소자분리막 부분에서 발생하는 단차의 문제도 해결할 수 있다. 또한, 기판 내에 형성되는 소자분리막을 두껍게 형성하는 것이 가능하여 소자의 절연 특성을 향상시킬 수 있다.

Claims (8)

1. 반도체 소자의 소자분리막 형성 방법에 있어서,

   반도체 기판 상에 소자분리 영역의 상기 반도체 기판을 노출시키는 산화방지 패턴을 형성하는 제1 단계;

   상기 제1 단계에서 노출된 상기 반도체 기판을 선택적으로 제거하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계;

   상기 트렌치를 포함한 상기 소자분리 영역에 폴리실리콘막을 형성하는 제3 단계;

   상기 폴리실리콘막을 산화하여 소자분리막을 형성하는 제4 단계; 및

   상기 산화방지 패턴을 제거하는 제5 단계

   를 포함하는 반도체 소자의 소자분리막 형성 방법.
2. 제 1 항에 있어서,

   상기 제1 단계는,

   상기 반도체 기판 상에 완충막으로 산화막을 형성하는 단계;

   상기 산화막 상에 질화막을 형성하는 단계; 및

   상기 질화막 및 상기 산화막을 선택적으로 제거하여 상기 산화방지 패턴을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제3 단계는,

   상기 제2 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하는 단계; 및

   상기 산화방지 패턴이 노출될 때까지 상기 폴리실리콘막을 연마하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
4. 제 3 항에 있어서,

   상기 제3 단계에서,

   상기 폴리실리콘막을 연마하는 단계 후,

   상기 폴리실리콘막의 일부를 식각하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성 방법.
5. 제 3 항에 있어서,

   상기 트렌치의 깊이는 50 Å 내지 2000 Å 깊이로 형성하는 반도체 소자의 소자분리막 형성 방법.
6. 제 3 항에 있어서,

   상기 제3 단계에서,

   상기 제2 단계가 완료된 전체 구조 상에 50 Å 내지 3000 Å 두께의 폴리실리콘막을 형성하는 반도체 소자의 소자분리막 형성 방법.
7. 제 3 항에 있어서,

   상기 제4 단계는,

   1000 ℃ 내지 1100 ℃ 온도에서 열산화 공정을 실시하여 상기 소자분리막을 형성하는 반도체 소자의 소자분리막 형성 방법.
8. 제 6 항에 있어서,

   상기 소자분리막을 1000 Å 내지 3000 Å 두께로 형성하는 반도체 소자의 소자분리막 형성 방법.