JPS60133739A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60133739A
JPS60133739A JP24131383A JP24131383A JPS60133739A JP S60133739 A JPS60133739 A JP S60133739A JP 24131383 A JP24131383 A JP 24131383A JP 24131383 A JP24131383 A JP 24131383A JP S60133739 A JPS60133739 A JP S60133739A
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JP
Japan
Prior art keywords
groove
film
substrate
epitaxial layer
region
Prior art date
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Pending
Application number
JP24131383A
Other languages
English (en)
Inventor
Atsushi Sudo
淳 須藤
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置の製造方法、特に集積回路の素子分
離領域の形成方法に関する。
（ｂ）　従来技術と問題点 従来半導体集積回路における素子間の分離は半導体基体
を選択的に酸化（７て得られた厚い酸化膜を用いる構造
があるが、このような素子分離領域を形成する場合、パ
ターニングされた耐酸化膜、例えば窒化硅素（８１３Ｎ
４　）の下に酸化膜（Ｓｔｏｗ）が入りこむ、いわゆる
バーズ・ピークが生じ、微細パターンの形成に障害とな
っていた。
また厚い酸化膜は、その厚さのおよそ半分を半導体基体
表面上に露出するので基体表面に凸凹が生じ、これが配
線の断線の要因となっていた。
（ｃ）　発明の目的 本発明は、従来のこのような欠点を解消し、バーズビー
クを生じることなく表面が平担な素子分離領域を形成す
る方法を提供することを目的とする。
（ｄ）　発明の構成 上記目的を達成するための本発明は、半導体基体に断面
形状Ｕ字形の溝を形成し、該溝の底面を除いて側面を耐
酸化膜で覆った後、該溝内にエピタキシャル層ヲ形成り
、、次いで該エピタキシャル１−を酸化し、該酸化され
た領緘を素子分離領域とすることを特徴とする。
（ｅ）　発明の実施例 以下、図面を用いて本発明の一実施例を説明する。
まず第１図に示すように、シリコン基板１上に二酸化硅
素（８１０２）膜２．窒化硅素（ｓｔｓＮ＋）　Ｈ３を
形成する。
次に第２図に示すように、レジスト膜４をバターニング
形成後、これをマスクにしてリアクティブ・イオン・エ
ツチング（ＲＩＥ）によりＳｉ３Ｎ、膜３　、　ｓｔｏ
ｗ膜２．基板１をエツチングし、基板１に対して断面形
状がＵ字形の溝５を形成する。
次に第３図に示すようにレジストを除去した後酸素イオ
ン６を溝５の底部５′に注入し、５ｉＯｚ膜７を底部５
′のみに形成する。
次いで９素雰囲気中で加熱することにより、第４図に示
すように溝７の側面のみＫＳｉ、Ｎ、膜８を形成する。
次に選択エピタキシャル成長により、第５図に示すよう
に溝７内にエピタキシャル層９を形成する。
次に熱酸化を行い、第６図に示すように溝７内のエピタ
キシャル層を酸化し、５ｌＯ７層１ｏを形成する０ 次に８１０□膜２を除去するまで削ると、第７図に示す
ように素子外Ａｆｆｅ領域１１と素子領域１２とが形成
される。
この後素子領域１２に不純物の導入等、通常の工程を用
いて素子を形成する。
（ｆ）発明の詳細 な説明した通り、本発明によればバーズピーりがなく、
シかも表面が平担な素子分離領域が形成され、従って、
高集積化と共に歩留りの向上が図られる。
【図面の簡単な説明】
図において、１はシリコン基板、２．７．１０は二酸化
硅素、３，８け窒化硅素、１１は素子分離領域、１２は
素子領域を示す。 ３− ４−

Claims (1)

    【特許請求の範囲】
  1. 半導体基体に断面形状Ｕ字形の溝を形成し、該溝の底面
    を除いて側面を耐酸化膜で覆った後、該溝内にエピタキ
    シャル層を形成し、次いで該エピタキシャル層を酸化し
    、該酸化された領域を素子分離領域とすることを特徴と
    する半導体装置の製造方法。
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Cited By (5)

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