KR100230746B1 - 반도체 소자의 필드 산화막 형성 방법(Method for isolating semiconductordevice) - Google Patents

반도체 소자의 필드 산화막 형성 방법(Method for isolating semiconductordevice) Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리 방법에 관한 것으로, 보다 상세하게는, 상이한 폭을 갖는 필드 영역들 각각에 버즈 빅의 발생없이 동일 두께의 필드 산화막을 형성할 수 있는 반도체 소자의 필드 산화막 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 필드 산화막 형성 방법은, 우선, 폴리실리콘막에 대한 선택비가 낮은 SOG막을 이용하여 상기 폴리실리콘막의 표면에 미세 기공이 발생되도록 하고, 후속 공정에서 상기 미세 기공에 의해 식각 마스크로 이용될 폴리실리콘막 잔류물이 잔류되도록 한 후, 이러한 폴리실리콘막 잔류물을 마스크로 해서, 실리콘 기판을 필드 영역에 미세 트렌치를 형성하고, 이어서, 열산화 공정을 실시하여 서로 다른 폭의 필드 영역 각각에 버즈 빅의 발생없이 동일 두께를 갖는 필드 산화막들을 형성한다.

Description

반도체 소자의 필드 산화막 형성 방법.
본 발명은 반도체 소자의 소자 분리 방법에 관한 것으로, 보다 상세하게는, 상이한 폭을 갖는 필드 영역들 각각에 버즈 빅의 발생없이 동일 두께의 필드 산화막을 형성할 수 있는 반도체 소자의 필드 산화막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 소자와 소자 사이를 격리 또는 절연시키기 위하여 산화 또는 트렌치에 의한 소자 분리 공정이 실시되며, 이 중에서 산화 공정을 통하여 소자들 사이에 두꺼운 산화물층을 제공하는 로코스(LOCOS : LOCal Oxidation Silicon) 기술이 주로 이용되고 있다.
도 1은 로코스 기술을 이용한 종래 기술에 따른 반도체 소자의 필드 산화막 형성 방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 우선, 실리콘 기판(1) 상에 패드 산화막(2) 및 질화막(3)이 순차적으로 형성되고, 필드 산화막이 형성될 실리콘 기판(1)의 소정 영역을 노출시키기 위하여, 질화막(3) 및 패드 산화막(2)의 일정 부분이 선택적 식각 공정에 의하여 제거된다. 그리고 나서, 상기 반도체 기판(1)에 열산화 공정이 실시되고, 이 결과, 노출된 실리콘 기판(1) 부분에 소자들간을 분리시키는 필드 산화막(5)이 형성된다.
그러나, 상기와 같은 로코스 기술에서는 필드 산화막의 가장자리 부분이 소자 영역으로 침투되는 버즈 빅(bird's beak)으로 인하여, 소자 영역의 폭이 감소되는 문제점이 있었다.
따라서, 버즈 빅에 의한 소자 영역의 감소를 방지하기 위하여, 트렌치를 이용한 필드 산화막 형성 방법이 제안되었으며, 이하, 도 2a 및 도 2b를 참조하여, 그 방법을 설명하도록 한다.
우선, 도 2a에 도시된 바와 같이, 실리콘 기판(11) 상에 트렌치를 형성하기 위한 마스크 패턴(도시되지 않음)이 형성되고, 식각 공정에 의하여 실리콘 기판(11)에 동일 깊이(H) 및 상이한 길이(L, L')를 갖는 트렌치들(12a, 12b)이 형성된다.
그 다음, 도 2b에 도시된 바와 같이, 마스크 패턴이 제거된 상태에서, 전체 상부에 절연물이 증착되고, 실리콘 기판(11)이 노출되도록 식각 공정이 실시된다. 이 결과, 트렌치(12a, 12b) 내부에 절연물이 매립됨으로써, 소자들간을 분리시키는 트렌치용 필드 산화막 (13)이 형성된다.
그러나, 상기와 같이 트렌치를 이용한 종래 기술에 따른 반도체 소자의 필드 산화막 형성 방법은, 로코스 기술에서 발생되는 소자 영역의 감소는 개선시킬 수 있지만, 트렌치 영역의 폭에 대한 깊이의 비(L/H)인 에스펙트 비(aspect ratio)에 따라 트렌치의 매립 정도가 다르기 때문에, 에스펙트 비가 서로 다른 트렌치들이 동일 기판 내에 형성될 경우에는, 매립 정도에 따라 필드 산화막의 두께가 달라지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 서로 다른 폭의 필드 영역 각각에 소자 영역의 감소를 방지함과 동시에 동일 두께의 필드 산화막들을 형성할 수 있는 반도체 소자의 필드 산화막 형성 방법을 제공하는데, 그 목적이 있다.
도1은 로코스 기술을 이용한 종래 기술에 따른 반도체 소자의 필드 산화막 형성 방법을 설명하기 위한 단면도.
도2는 트렌치를 이용한 종래 기술에 따른 반도체 소자의 필드 산화막 형성 방법을 설명하기 위한 단면도.
도3a 내지 도3e는 본 발명에 따른 반도체 소자의 필드 산화막 형성 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드 산화막
23 : 폴리실리콘막 23' : 폴리실리콘막 잔류물
24 : 질화막 25 : TEOS 산화막
26 : SOG막 27 : 미세 트렌치
28 : 필드 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 필드 산화막 형성 방법은, 소자 영역 및 필드 영역을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드 산화막, 폴리실리콘막, 질화막 및 TEOS 산화막을 순차적으로 형성하는 단계; 상기 실리콘 기판의 필드 영역 상의 폴리실리콘막 부분이 노출되도록, 상기 TEOS 산화막 및 질화막을 패터닝하는 단계; 전체 상부에 SOG막을 증착하는 단계; 필드 영역 상의 폴리실리콘막 부분이 노출되도록, 상기 SOG막을 식각하는 단계; 필드 영역 상의 패드 산화막 부분이 노출되도록, 노출된 폴리실리콘막 부분을 식각하는 단계; 노출된 패드 산화막 및 그 하부의 실리콘 기판 부분을 식각하여 미세 트렌치들을 형성하는 단계; 노출된 실리콘 기판의 필드 영역 내에 채널 스탑용 불순물을 이온 주입하는 단계; 열산화 공정을 실시하여 실리콘 기판의 필드 영역에 필드 산화막을 형성하는 단계; 및 질화막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지며, 상기 SOG막의 식각시에는 폴리실리콘막의 표면에 미세 가공이 발생되고, 상기 미세 가공에 의해 폴리실리콘막의 식각시에 패드 산화막 상에 폴리실리콘막 잔류물이 발생되며, 상기 미세 트렌치는 폴리실리콘막 잔류물을 식각 마스크로하는 식각에 의해 형성되고, 상기 미세 트렌치를 형성하기 위한 식각시에 TEOS 산화막은 제거되며, 상기 폴리실리콘막 잔류물은 질화막 및 패드 산화막의 제거시에 함께 제거하는 것을 특징으로 한다.
본 발명에 따르면, 버즈 빅의 발생을 방지하면서도, 상이한 폭을 갖는 필드 산화막들간의 두께를 균일하게 할 수 있기 때문에, 반도체 소자의 집적도 및 전기적 특성을 향상시킬 수 있다.
[실시예]
이하, 도 3a 내지 도 3f를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
우선, 도 3a에 도시된 바와 같이, 소자 영역 및 필드 영역을 갖는 실리콘 기판(21)이 마련되고, 이러한 실리콘 기판(21) 상에 200 내지 500Å 두께의 패드 산화막(22)과, 400 내지 800Å 두께의 폴리실리콘막(23), 1,000 내지 2,000Å 두께의 질화막(24), 및 300 내지 500Å 두께의 TEOS 산화막(25)이 순차적으로 형성된다. 그리고나서, 필드 산화막이 형성될 영역, 즉, 필드 영역의 폴리실리콘막(23) 부분을 노출시키기 위하여, TEOS 산화막(25) 및 질화막(24)의 일부분이 식각된다.
다음으로, 도 3b에 도시된 바와 같이, 전체 상부에 2,000 내지 4,000Å 두께의 SOG막(26)이 증착되고, 이러한 SOG막(26)은 400 내지 450℃의 온도 및 N2분위기에서 경화된다.
그 다음, 도 3c에 도시된 바와 같이, 필드 영역 상의 폴리실리콘막(23) 부분을 노출시키기 위하여, SOG막(26)은 CF4/O2가스에 의하여 비등방성 식각된다.
이때, SOG막(26)은 다공성 특성과 폴리실리콘막(23)에 대한 낮은 선택비를 갖고 있기 때문에, 상기 SOG막(26)이 식각된 결과, 노출된 폴리실리콘막(23)의 표면에는, 예를들어, 500 내지 1,000Å의 지름을 갖는 미세 기공(도시안됨)이 형성된다. 또한, 질화막(24) 상에 형성되어 있는 TEOS막(25)의 일부 두께가 식각된다. 연이어서, 필드 영역 상의 패드 산화막(22) 부분이 노출되도록, 폴리실리콘막(23)은 Cl2/HBr 가스에 의하여 비등방성 식각된다.
상기 과정에서, SOG막(26)은 폴리실리콘막(23)에 대한 낮은 선택비로 인하여 완전히 제거되는 반면, 폴리실리콘막(23)은 패드 산화막(22) 상에 바늘 형태의 폴리실리콘막 잔류물(23')로 남는다.
다음으로, 노출된 실리콘 기판(21)의 필드 영역에 대해서, TEOS 산화막(25) 및 폴리실리콘막 잔류물(23')을 마스크로 하는 비등방성 식각 공정이 실시되고, 이 결과로, 도 3d에 도시된 바와 같이, 상기 실리콘 기판(21)의 필드 영역에 미세 트렌치들(27)가 형성된다. 여기서, TEOS 산화막은 미세 트렌치(27)를 형성하기 위한 마스크로 사용됨과 동시에, 상기 식각 공정이 수행되는 동안 제거된다.
이어서, 노출된 실리콘 기판(21)의 필드 영역 내에 채널 스탑용 불순물로서, BF2가 20 내지 50keV 및 1×1012내지 1×1017원자/㎤의 조건으로 이온주입 되고, 그리고, 열처리되는 것에 의해, 필드 영역의 소정 깊이에 채널 스탑 영역(도시되지 않음)을 형성된다.
다음으로, 표면에 미세 트렌치들(27)을 갖는 실리콘 기판의 필드 영역은 열산화되고, 이에 따라, 도 3e에 도시된 바와 같이, 상기 실리콘 기판(21)의 필드 영역에 소정 두께, 예를 들어, 1,000 내지 2,000Å 두께의 필드 산화막(28)이 형성된다. 열산화시에는 필드 산화막(28)에 의해 미세 트렌치를 완전히 매립되도록 열산화 시간을 조절한다.
여기서, 필드 산화막(28)은 미세 트렌치들이 형성되어 있는 기판 부분을 열산화시키는 것에 의해 형성되기 때문에, 필드 영역의 전체 폭이 상이할 지라도, 상기 미세 트렌치들에 의해서 모든 필드 영역들에 동일한 두께의 필드 산화막(28)이 형성된다.
그 다음, 도 3f에 도시된 바와 같이, 질화막(24), 폴리실리콘막 잔류물(23') 및 패드 산화막(22)이 제거되고, 이 결과, 실리콘 기판(21)에 동일한 깊이를 갖는 필드 산화막들(28)이 형성된다.
이상에서와 같이, 본 발명의 반도체 소자의 필드 산화막 형성 방법은, 폴리실리콘막에 대한 선택비가 낮은 SOG막을 이용함으로써, 소자 영역을 충분히 확보하면서도, 폭이 서로 다른 필드 영역에서 동일한 두께를 갖는 필드 산화막을 형성할 수 있으며, 이에 따라, 반도체 소자의 집적도 및 전기적 특성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (13)

  1. 소자 영역 및 필드 영역을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드 산화막, 폴리실리콘막, 질화막 및 TEOS 산화막을 순차적으로 형성하는 단계; 상기 실리콘 기판의 필드 영역 상의 폴리실리콘막 부분이 노출되도록, 상기 TEOS 산화막 및 질화막을 패터닝하는 단계; 전체 상부에 SOG막을 증착하는 단계; 필드 영역 상의 폴리실리콘막 부분이 노출되도록, 상기 SOG막을 식각하는 단계; 필드 영역 상의 패드 산화막 부분이 노출되도록, 노출된 폴리실리콘막 부분을 식각하는 단계; 노출된 패드 산화막 및 그 하부의 실리콘 기판 부분을 식각하여 미세 트렌치들을 형성하는 단계; 노출된 실리콘 기판의 필드 영역 내에 채널 스탑용 불순물을 이온 주입하는 단계; 열산화 공정을 실시하여 실리콘 기판의 필드 영역에 필드 산화막을 형성하는 단계; 및 질화막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지며, 상기 SOG막의 식각시에는 폴리실리콘막의 표면에 미세 기공이 발생되고, 상기 미세 기공에 의해 폴리실리콘막의 식각시에 패드 산화막 상에 폴리실리콘막 잔류물이 발생되며, 상기 미세 트렌치는 폴리실리콘막 잔류물을 식각 마스크로하는 식각에 의해 형성되고, 상기 미세 트렌치를 형성하기 위한 식각시에 TEOS 산화막은 제거되며, 상기 폴리실리콘막 잔류물은 질화막 및 패드 산화막의 제거시에 함께 제거하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  2. 제 1 항에 있어서, 상기 패드 산화막은 200 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘막은 400 내지 800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  4. 제 1 항에 있어서, 상기 질화막은 1,000 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  5. 제 1 항에 있어서, 상기 TEOS 산화막은 300 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  6. 제 1 항에 있어서, 상기 SOG막은 2,000 내지 4,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  7. 제 6 항에 있어서, 상기 SOG막은 400 내지 450℃의 온도 및 N2분위기에서 경화시키는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  8. 제 1 항에 있어서, 상기 SOG막에 대한 식각은 CF4/O2가스를 사용하여 비등방성 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  9. 제 1 항에 있어서, 상기 폴리실리콘막에 대한 식각은 Cl2/HBr 가스를 사용하여 비등방성 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  10. 제 1 항에 있어서, 상기 채널 스탑용 불순물은 BF2인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  11. 제 10 항에 있어서, 상기 불순물은 20 내지 50 KeV, 1×1017내지 1×1017원자/cm3의 조건으로 이온 주입되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  12. 제 1 항에 있어서, 상기 필드 산화막은 1,000 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
  13. 제 12 항에 있어서, 상기 필드 산화막의 두께는 열산화 공정의 시간으로 조절하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성 방법.
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