JPS62252950A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62252950A JPS62252950A JP9714586A JP9714586A JPS62252950A JP S62252950 A JPS62252950 A JP S62252950A JP 9714586 A JP9714586 A JP 9714586A JP 9714586 A JP9714586 A JP 9714586A JP S62252950 A JPS62252950 A JP S62252950A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分離深さの深い絶縁分離を得ることのできる半
導体集積回路の製造方法に関するものである。
導体集積回路の製造方法に関するものである。
従来の技術
従来、絶縁物によって素子分離を行う方法として分離形
成領域の半導体基板をエツチングして溝を形成し、前記
溝を・絶縁物で埋める工程が提案されている。
成領域の半導体基板をエツチングして溝を形成し、前記
溝を・絶縁物で埋める工程が提案されている。
その製造方法の一例を第２図Ａ、Ｄに示す。
まずｐ形シリコン基叛１上にＳ ｒ ０，２膜２を形成
し、フォトリソ技術およびＲＩＥ法により分離形成領域
のＳ ｉＯ２膜２を除去し、シリコン基板１をエツチン
グして幅１μｍ１深さ４μｍの溝３を形成する。そして
チャンネルストッパー用のボロンを溝３の底部にイオン
注入して注入領域４を形成する（第２図Ａ）。
し、フォトリソ技術およびＲＩＥ法により分離形成領域
のＳ ｉＯ２膜２を除去し、シリコン基板１をエツチン
グして幅１μｍ１深さ４μｍの溝３を形成する。そして
チャンネルストッパー用のボロンを溝３の底部にイオン
注入して注入領域４を形成する（第２図Ａ）。
次にＳｉＯ膜２を除去し、Ｓ １０２膜５を成長させ、
その上にフォトレジスト６を塗布する（第２図Ｂ）。
その上にフォトレジスト６を塗布する（第２図Ｂ）。
その後、ＲＩＥ法を用いてフォトレジスト６とＳｉＯ膜
５をエツチングしてＳ ｉＯ２膜５を平坦化する（第２
図Ｃ）。
５をエツチングしてＳ ｉＯ２膜５を平坦化する（第２
図Ｃ）。
次に、エツチングによるダメージを除去するために、Ｓ
１０２膜５をウェットエツチングで除去する（第２図
Ｄ）。そうすると、Ｓ ｉＯ２Ｏ２Ｏ３部に凹部７が生
じ、その上に形成されるＡＩ配線の断線の原因となる。
１０２膜５をウェットエツチングで除去する（第２図
Ｄ）。そうすると、Ｓ ｉＯ２Ｏ２Ｏ３部に凹部７が生
じ、その上に形成されるＡＩ配線の断線の原因となる。
上記工程によって、溝３はＳ １０２膜５で埋められ、
絶縁分離領域が形成される。
絶縁分離領域が形成される。
発明が解決しようとする問題点
上記工程において、ダメージ除去のためにＳｉ○２膜６
をウェットエツチングで除去する場合、溝３の中心部で
Ｓｉｏ２膜の密度が小さいために、Ｓｉ○２膜５の上部
に凹部が生じてしまう。これは後にＡ７配線の断線の原
因となる。
をウェットエツチングで除去する場合、溝３の中心部で
Ｓｉｏ２膜の密度が小さいために、Ｓｉ○２膜５の上部
に凹部が生じてしまう。これは後にＡ７配線の断線の原
因となる。
問題点を解決するための手段
上記問題点を解決する本発明の技術的手段は次に示すよ
うな方法である。まず、分離形成領域の半、導体基板を
所定の深さまで除去し、溝を形成する。そして、前記溝
中に第１の絶縁膜、多結晶半導体、第２の絶縁膜を埋め
、熱処理を行い多結晶半導体を酸化して酸化物にし、次
に第２の絶縁膜、酸化物および第１の絶縁膜の一部又は
全部を同時にエツチングし平坦化をはかり、溝上部の平
坦化構造を実現するものである。
うな方法である。まず、分離形成領域の半、導体基板を
所定の深さまで除去し、溝を形成する。そして、前記溝
中に第１の絶縁膜、多結晶半導体、第２の絶縁膜を埋め
、熱処理を行い多結晶半導体を酸化して酸化物にし、次
に第２の絶縁膜、酸化物および第１の絶縁膜の一部又は
全部を同時にエツチングし平坦化をはかり、溝上部の平
坦化構造を実現するものである。
作 用
この技術的手段による作用は次のようになる。
分離溝に埋めた多結晶半導体は、熱処理によって絶縁体
となり膨張する。この膨張によって溝中央部の絶縁体が
圧縮されるので上記溝中央部の密度が大きくなる。した
がって、ウェットエツチングの際に凹部が生じることが
なくなるので平坦化が可能となる。
となり膨張する。この膨張によって溝中央部の絶縁体が
圧縮されるので上記溝中央部の密度が大きくなる。した
がって、ウェットエツチングの際に凹部が生じることが
なくなるので平坦化が可能となる。
実施例
以下、本発明の一実施例として絶縁分離の製造工程を第
１図Ａ−Ｈに示す。
１図Ａ−Ｈに示す。
まず、ｐ形シリコン基板８の上に厚さ１μｍの３１０２
膜９を形成し、その上に７オトレジスト膜１０を形成す
る。そして、フォトリソ技術によシ分離形成領域のフォ
トレジスト膜１ｏを除去し、さらにフォトレジスト膜１
ｏをマスクとして分離形成領域のＳｔ○２膜９を除去す
る（第１図Ａ）。
膜９を形成し、その上に７オトレジスト膜１０を形成す
る。そして、フォトリソ技術によシ分離形成領域のフォ
トレジスト膜１ｏを除去し、さらにフォトレジスト膜１
ｏをマスクとして分離形成領域のＳｔ○２膜９を除去す
る（第１図Ａ）。
次にフォトレジスト膜１ｏを除去し、Ｓｉ○２ｉＯをマ
スクにしてシリコン基板８をエツチングし、深さ３〜５
μｍ１幅１．０〜１．５μｍの溝１１を形成する。さら
に、！１３ ｔｏ２膜９をマスクにして溝１１の底面に
ボロンを注入し、注入領域１２を形成する（第１図Ｂ）
。
スクにしてシリコン基板８をエツチングし、深さ３〜５
μｍ１幅１．０〜１．５μｍの溝１１を形成する。さら
に、！１３ ｔｏ２膜９をマスクにして溝１１の底面に
ボロンを注入し、注入領域１２を形成する（第１図Ｂ）
。
次に、ＣＶＤ法によシ基板上に厚さ０．２〜０．４μｍ
のＳｉｏ２膜１３膜厚３０．０５−０．２ ｐｍの多結
晶シリコン膜１４、厚さ０．４μｍのＳｉ○２膜１５全
１５し、溝１１を埋める（第１図Ｃ）。その後、酸化雰
囲気中で熱処理を行う。例えば、９５０℃。
のＳｉｏ２膜１３膜厚３０．０５−０．２ ｐｍの多結
晶シリコン膜１４、厚さ０．４μｍのＳｉ○２膜１５全
１５し、溝１１を埋める（第１図Ｃ）。その後、酸化雰
囲気中で熱処理を行う。例えば、９５０℃。
６．６気圧の水蒸気中で５０分間酸化する。そうすると
、多結晶シリコン膜１４は酸化され、Ｓ ｉＯ２膜１７
に変わる。次に、Ｓｉ○２膜１５全１５フォトレジスト
膜１６を形成する（第１図Ｄ）。
、多結晶シリコン膜１４は酸化され、Ｓ ｉＯ２膜１７
に変わる。次に、Ｓｉ○２膜１５全１５フォトレジスト
膜１６を形成する（第１図Ｄ）。
その後、ドライエッチ技術によシフオドレジスト膜１６
．５１ｏ２膜１５，１４，１３を除去する。
．５１ｏ２膜１５，１４，１３を除去する。
この際、５ｉ０２膜１３は０．１〜０．３μｍ程度残し
ておくのが望ましい（第１図Ｅ）。
ておくのが望ましい（第１図Ｅ）。
最後にドライエッチで生じたダメージ除去のためにウエ
ットエッリでＳ １０２膜１３を除去する（第１図Ｆ）
。
ットエッリでＳ １０２膜１３を除去する（第１図Ｆ）
。
発明の効果
本発明による絶縁分離の製造方法は以上のような構成よ
りなるものであり、熱処理によって多結晶シリコン膜を
酸化し、溝中央部のＳｉｏ２膜を圧縮し密度を大きくす
ることにより、ウェットエッチでＳｔ○２膜上に凹部が
生じるのを防止できる。
りなるものであり、熱処理によって多結晶シリコン膜を
酸化し、溝中央部のＳｉｏ２膜を圧縮し密度を大きくす
ることにより、ウェットエッチでＳｔ○２膜上に凹部が
生じるのを防止できる。
このような手段による平坦化はＡｅ等の配線の断線を防
止できる。
止できる。
第１図は本発明の一実施例における絶縁分離の製造工程
を示す断面図、第２図は従来の絶縁分離工程を示す断面
図である。 １３．１５．１７・・・・・・Ｓ １０２膜、１４・・
・・・・多結晶シリコン、１６・・・・・・フォトレジ
スト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ／／ 第１図 第１図 第２図 ７凹部
を示す断面図、第２図は従来の絶縁分離工程を示す断面
図である。 １３．１５．１７・・・・・・Ｓ １０２膜、１４・・
・・・・多結晶シリコン、１６・・・・・・フォトレジ
スト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ／／ 第１図 第１図 第２図 ７凹部
Claims (1)
- 半導体基板の所定の領域を所定の深さまで除去し、溝を
形成する工程、前記溝を第１の絶縁膜、多結晶半導体、
第２の絶縁膜にて埋める工程、熱処理を行い、前記多結
晶半導体を酸化して酸化物にする工程、前記第２の絶縁
膜、酸化物および前記第１の絶縁膜の一部または全部を
除去して、前記基板および前記溝上部を平坦化する工程
を有してなることを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9714586A JPS62252950A (ja) | 1986-04-25 | 1986-04-25 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9714586A JPS62252950A (ja) | 1986-04-25 | 1986-04-25 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252950A true JPS62252950A (ja) | 1987-11-04 |
Family
ID=14184403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9714586A Pending JPS62252950A (ja) | 1986-04-25 | 1986-04-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| WO2005088694A1 (ja) * | 2004-03-16 | 2005-09-22 | Ishikawajima-Harima Heavy Industries Co., Ltd. | 半導体装置の製造方法 |
-
1986
- 1986-04-25 JP JP9714586A patent/JPS62252950A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| WO2005088694A1 (ja) * | 2004-03-16 | 2005-09-22 | Ishikawajima-Harima Heavy Industries Co., Ltd. | 半導体装置の製造方法 |
| CN100466197C (zh) * | 2004-03-16 | 2009-03-04 | 石川岛播磨重工业株式会社 | 半导体装置的制造方法 |
| US7645677B2 (en) | 2004-03-16 | 2010-01-12 | Ishikawajima-Harima Heavy Industries Co., Ltd. | Method for manufacturing semiconductor device |
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