JP2822211B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、高集
積密度の半導体集積回路装置における素子間分離を行う
場合に適用して好適なものである。
積密度の半導体集積回路装置における素子間分離を行う
場合に適用して好適なものである。
本発明は、半導体基板を選択的に酸化するようにした
半導体装置の製造方法において、上記半導体基板上に第
１の半導体酸化膜、多結晶半導体膜、第２の半導体酸化
膜及び耐酸化膜を順次形成する工程と、上記耐酸化膜、
上記第２の半導体酸化膜及び上記多結晶半導体膜の膜厚
方向の少なくとも一部を選択的に除去する工程と、熱処
理を行うことにより上記多結晶半導体膜の結晶粒径を0.
5〜10μｍとする工程とを具備する。これによって、多
結晶半導体膜を除去するためのドライエッチングの前に
行うライトエッチングを過剰に行う必要がなくなる。
半導体装置の製造方法において、上記半導体基板上に第
１の半導体酸化膜、多結晶半導体膜、第２の半導体酸化
膜及び耐酸化膜を順次形成する工程と、上記耐酸化膜、
上記第２の半導体酸化膜及び上記多結晶半導体膜の膜厚
方向の少なくとも一部を選択的に除去する工程と、熱処
理を行うことにより上記多結晶半導体膜の結晶粒径を0.
5〜10μｍとする工程とを具備する。これによって、多
結晶半導体膜を除去するためのドライエッチングの前に
行うライトエッチングを過剰に行う必要がなくなる。
半導体集積回路装置における素子間分離領域は通常、
選択酸化法（LOCOS法）により形成されている。しか
し、良く知られているように、従来のLOCOS法では、フ
ィールド酸化膜の端部に形成されるバーズビークの長さ
が大きく、これが素子の高集積密度化を阻む要因となっ
ていた。
選択酸化法（LOCOS法）により形成されている。しか
し、良く知られているように、従来のLOCOS法では、フ
ィールド酸化膜の端部に形成されるバーズビークの長さ
が大きく、これが素子の高集積密度化を阻む要因となっ
ていた。
そこで、このような問題を解決するために、バーズビ
ーク長がより小さいフィールド酸化膜を形成することが
できる選択酸化法が本出願人により提案されている（例
えば、特願昭63−220209号）。第２図Ａ〜第２図Ｃはそ
の方法を示し、耐酸化膜としての窒化シリコン（Si
3N4）膜の下層に多結晶シリコン（Si）膜を含む多層構
造の酸化マスクを用いて選択酸化を行うものである。こ
の方法によれば、第２図Ａに示すように、まずSi基板10
1の表面に熱酸化法により例えば膜厚50Å程度のSiO2膜
（パッドSiO2膜）102を形成した後、このSiO2膜102の全
面に例えば低圧CVD法により例えば膜厚480Å程度の多結
晶Si膜103を形成する。この多結晶Si膜103の結晶粒103a
の粒径は、成長温度にもよるが例えば500〜1000Å程度
である。次に、この多結晶Si膜103の表面に熱酸化法に
より例えば膜厚80Å程度のSiO2膜104を形成した後、こ
のSiO2膜104の全面に例えば低圧CVD法により例えば膜厚
1000Å程度のSi3N4膜105を形成する。次に、このSi3N4
膜105の上にリソグラフィーにより所定形状のレジスト
パターン106を形成する。次に、このレジストパターン1
06をマスクとしてSi3N4膜105、SiO2膜104及び多結晶Si
膜103をこの多結晶Si膜103の膜厚方向の途中まで順次エ
ッチングした後、レジストパターン106を除去する。こ
れによって、これらのSi3N4膜105、SiO2膜104及び多結
晶Si膜103は、第２図Ｂに示すような形状にパターンニ
ングされる。
ーク長がより小さいフィールド酸化膜を形成することが
できる選択酸化法が本出願人により提案されている（例
えば、特願昭63−220209号）。第２図Ａ〜第２図Ｃはそ
の方法を示し、耐酸化膜としての窒化シリコン（Si
3N4）膜の下層に多結晶シリコン（Si）膜を含む多層構
造の酸化マスクを用いて選択酸化を行うものである。こ
の方法によれば、第２図Ａに示すように、まずSi基板10
1の表面に熱酸化法により例えば膜厚50Å程度のSiO2膜
（パッドSiO2膜）102を形成した後、このSiO2膜102の全
面に例えば低圧CVD法により例えば膜厚480Å程度の多結
晶Si膜103を形成する。この多結晶Si膜103の結晶粒103a
の粒径は、成長温度にもよるが例えば500〜1000Å程度
である。次に、この多結晶Si膜103の表面に熱酸化法に
より例えば膜厚80Å程度のSiO2膜104を形成した後、こ
のSiO2膜104の全面に例えば低圧CVD法により例えば膜厚
1000Å程度のSi3N4膜105を形成する。次に、このSi3N4
膜105の上にリソグラフィーにより所定形状のレジスト
パターン106を形成する。次に、このレジストパターン1
06をマスクとしてSi3N4膜105、SiO2膜104及び多結晶Si
膜103をこの多結晶Si膜103の膜厚方向の途中まで順次エ
ッチングした後、レジストパターン106を除去する。こ
れによって、これらのSi3N4膜105、SiO2膜104及び多結
晶Si膜103は、第２図Ｂに示すような形状にパターンニ
ングされる。
次に、この状態で熱酸化を行う。これによって、第２
図Ｃに示すように、Si基板101の表面にフィールドSiO2
膜107が選択的に形成され、窒素間分離が行われる。こ
の熱酸化の際には、Si3N4膜105の両端部の下方の部分の
多結晶Si膜103も酸化されることから、フィールドSiO2
膜107の端部に形成されるバーズビークの長さを小さく
することができる。
図Ｃに示すように、Si基板101の表面にフィールドSiO2
膜107が選択的に形成され、窒素間分離が行われる。こ
の熱酸化の際には、Si3N4膜105の両端部の下方の部分の
多結晶Si膜103も酸化されることから、フィールドSiO2
膜107の端部に形成されるバーズビークの長さを小さく
することができる。
次に、まずホットリン酸（H3PO4）などによりSi3N4膜
105をエッチング除去した後、フッ酸系のエッチング液
などによるライトエッチングによりSiO2膜104をエッチ
ング除去する。この後、ドライエッチングにより多結晶
Si膜103をエッチング除去する。
105をエッチング除去した後、フッ酸系のエッチング液
などによるライトエッチングによりSiO2膜104をエッチ
ング除去する。この後、ドライエッチングにより多結晶
Si膜103をエッチング除去する。
しかしながら、上述の第２図Ａ〜第２図Ｃに示す従来
の選択酸化法では、第２図Ｃに示すように、多結晶Si膜
103との境界部におけるフィールドSiO2膜107のバーズビ
ーク部に結晶粒103aが未酸化のまま埋め込まれてしまう
という問題があった。これは、多結晶Si膜103の結晶粒
界に沿って酸化が進行することに起因するものである。
このフィールドSiO2膜107のバーズビーク部に埋め込ま
れた結晶粒103aはこのフィールドSiO2膜107の形状劣化
などの原因となることから、多結晶Si膜103を除去する
ためのドライエッチングの際に同時にエッチング除去す
る必要がある。
の選択酸化法では、第２図Ｃに示すように、多結晶Si膜
103との境界部におけるフィールドSiO2膜107のバーズビ
ーク部に結晶粒103aが未酸化のまま埋め込まれてしまう
という問題があった。これは、多結晶Si膜103の結晶粒
界に沿って酸化が進行することに起因するものである。
このフィールドSiO2膜107のバーズビーク部に埋め込ま
れた結晶粒103aはこのフィールドSiO2膜107の形状劣化
などの原因となることから、多結晶Si膜103を除去する
ためのドライエッチングの際に同時にエッチング除去す
る必要がある。
ところで、この多結晶Si膜103を除去するためのドラ
イエッチングは、この多結晶Si膜103だけを選択的にエ
ッチング除去するために、SiO2に対する多結晶Siの選択
比が高くなるような条件で行われる。このため、多結晶
Si膜103のエッチング前に少しでもSiO2膜104が残ってい
ると、この多結晶Si膜103のエッチングが進まない。従
って、このSiO2膜104は、多結晶Si膜103のエッチング前
に確実に除去しておく必要がある。さらに、この多結晶
Si膜103のドライエッチングの際にフィールドSiO2膜107
のバーズビーク部に埋め込まれた結晶粒103aも同時にエ
ッチング除去するためには、このバーズビーク部に埋め
込まれた結晶粒103aをこのドライエッチングの前に露出
させておく必要がある。そこで、従来は、多結晶Si膜10
3のドライエッチングの前に、この多結晶Si膜103及びフ
ィールドSiO2膜107のバーズビーク部に埋め込まれた結
晶粒103aが確実に露出されるようにするために、フッ酸
系のエッチング液などによるライトエッチングを例えば
膜厚600ÅのSiO2膜がエッチングされる程度に過剰に行
っていた。
イエッチングは、この多結晶Si膜103だけを選択的にエ
ッチング除去するために、SiO2に対する多結晶Siの選択
比が高くなるような条件で行われる。このため、多結晶
Si膜103のエッチング前に少しでもSiO2膜104が残ってい
ると、この多結晶Si膜103のエッチングが進まない。従
って、このSiO2膜104は、多結晶Si膜103のエッチング前
に確実に除去しておく必要がある。さらに、この多結晶
Si膜103のドライエッチングの際にフィールドSiO2膜107
のバーズビーク部に埋め込まれた結晶粒103aも同時にエ
ッチング除去するためには、このバーズビーク部に埋め
込まれた結晶粒103aをこのドライエッチングの前に露出
させておく必要がある。そこで、従来は、多結晶Si膜10
3のドライエッチングの前に、この多結晶Si膜103及びフ
ィールドSiO2膜107のバーズビーク部に埋め込まれた結
晶粒103aが確実に露出されるようにするために、フッ酸
系のエッチング液などによるライトエッチングを例えば
膜厚600ÅのSiO2膜がエッチングされる程度に過剰に行
っていた。
しかしながら、このようにライトエッチングを過剰に
行うとフィールドSiO2膜107の膜厚がかなり減少するこ
とから、このライトエッチング後のフィールドSiO2膜10
7の膜厚として十分な値を確保するためには、このフィ
ールドSiO2膜107を選択酸化によりあらかじめかなり厚
く形成しておく必要がある。ところが、選択酸化により
フィールドSiO2膜107を厚く形成すると、バーズビーク
長が大きくなったり、選択酸化の際にバーズビーク部の
周辺に生じる応力が大きくなるために結晶欠陥が発生し
やすくなったりするなどの問題があった。
行うとフィールドSiO2膜107の膜厚がかなり減少するこ
とから、このライトエッチング後のフィールドSiO2膜10
7の膜厚として十分な値を確保するためには、このフィ
ールドSiO2膜107を選択酸化によりあらかじめかなり厚
く形成しておく必要がある。ところが、選択酸化により
フィールドSiO2膜107を厚く形成すると、バーズビーク
長が大きくなったり、選択酸化の際にバーズビーク部の
周辺に生じる応力が大きくなるために結晶欠陥が発生し
やすくなったりするなどの問題があった。
従って本発明の目的は、多結晶半導体膜のドライエッ
チングの前に行うライトエッチングを過剰に行う必要が
なくなる半導体装置の製造方法を提供することにある。
チングの前に行うライトエッチングを過剰に行う必要が
なくなる半導体装置の製造方法を提供することにある。
本発明者は、種々検討した結果、上述の第２図Ａ〜第
２図Ｃに示す従来の選択酸化法においてフィールドSiO2
膜107のバーズビーク部に結晶粒103aが未酸化のまま埋
め込まれてしまうのは、この結晶粒103aの粒径が小さい
ことにその原因があるという認識に至った。
２図Ｃに示す従来の選択酸化法においてフィールドSiO2
膜107のバーズビーク部に結晶粒103aが未酸化のまま埋
め込まれてしまうのは、この結晶粒103aの粒径が小さい
ことにその原因があるという認識に至った。
本発明は、このような認識に基づいて案出されたもの
である。
である。
すなわち、上記目的を達成するために、本発明は、半
導体基板（１）を選択的に酸化するようにした半導体装
置の製造方法において、半導体基板（１）上に第１の半
導体酸化膜（２）、多結晶半導体膜（３）、第２の半導
体酸化膜（４）及び耐酸化膜（５）を順次形成する工程
と、耐酸化膜（５）、第２の半導体酸化膜（４）及び多
結晶半導体膜（３）の膜厚方向の少なくとも一部を選択
的に除去する工程と、熱処理を行うことにより多結晶半
導体膜（３）の結晶粒径を0.5〜10μｍとする工程とを
具備する。
導体基板（１）を選択的に酸化するようにした半導体装
置の製造方法において、半導体基板（１）上に第１の半
導体酸化膜（２）、多結晶半導体膜（３）、第２の半導
体酸化膜（４）及び耐酸化膜（５）を順次形成する工程
と、耐酸化膜（５）、第２の半導体酸化膜（４）及び多
結晶半導体膜（３）の膜厚方向の少なくとも一部を選択
的に除去する工程と、熱処理を行うことにより多結晶半
導体膜（３）の結晶粒径を0.5〜10μｍとする工程とを
具備する。
ここで、多結晶半導体膜（３）の結晶粒径の下限であ
る0.5μｍは、結晶粒径が0.5μｍ以上であれば、選択酸
化により形成される酸化膜（７）の端部に形成されるバ
ーズビーク部との境界部の多結晶半導体膜（３）は完全
に酸化され、従ってこのバーズビーク部に結晶粒（3a）
が未酸化のまま埋め込まれてしまうことが防止されるこ
とからくるものである。一方、多結晶半導体膜（３）の
結晶粒径の上限である10μｍは、結晶粒径を10μｍ以上
としても結晶粒径を大きくしたことによる利点は結晶粒
径が10μｍ以下である場合とほとんど変わらないこと、
及び、熱処理時間を長くすれば結晶粒径を大きくするこ
とができるが半導体装置の生産性の観点からはこの熱処
理の時間はなるべく短い方が好ましいことからくるもの
である。
る0.5μｍは、結晶粒径が0.5μｍ以上であれば、選択酸
化により形成される酸化膜（７）の端部に形成されるバ
ーズビーク部との境界部の多結晶半導体膜（３）は完全
に酸化され、従ってこのバーズビーク部に結晶粒（3a）
が未酸化のまま埋め込まれてしまうことが防止されるこ
とからくるものである。一方、多結晶半導体膜（３）の
結晶粒径の上限である10μｍは、結晶粒径を10μｍ以上
としても結晶粒径を大きくしたことによる利点は結晶粒
径が10μｍ以下である場合とほとんど変わらないこと、
及び、熱処理時間を長くすれば結晶粒径を大きくするこ
とができるが半導体装置の生産性の観点からはこの熱処
理の時間はなるべく短い方が好ましいことからくるもの
である。
この多結晶半導体膜（３）の結晶粒径は、バーズビー
ク部に結晶粒（3a）が未酸化のまま埋め込まれることを
防止する観点及び生産性を良くする観点からは、１〜５
μｍとするのがより好ましい。
ク部に結晶粒（3a）が未酸化のまま埋め込まれることを
防止する観点及び生産性を良くする観点からは、１〜５
μｍとするのがより好ましい。
上記した手段によれば、多結晶半導体膜（３）の結晶
粒径を選択酸化の前に0.5〜10μｍに大きくしているの
で、選択酸化により形成される酸化膜（７）のバーズビ
ーク部との境界部の多結晶半導体膜（３）は容易に完全
に酸化され、従ってこの酸化膜（７）のバーズビーク部
に結晶粒（3a）が未酸化のまま埋め込まれることが防止
される。このため、多結晶半導体膜（３）のドライエッ
チングの前に行うライトエッチングは第２の半導体酸化
膜（４）がエッチング除去される程度で足り、従来のよ
うに過剰に行う必要はなくなる。これによって、このラ
イトエッチングによる酸化膜（７）の膜厚の減少量が少
なくなるので、この酸化膜（７）をあらかじめ厚く形成
しておく必要がなくなり、このためバーズビーク長が大
きくなったり、選択酸化時にバーズビーク部の周辺に生
じる応力が大きくなって結晶欠陥が発生しやすくなった
りするなどの問題がなくなる。
粒径を選択酸化の前に0.5〜10μｍに大きくしているの
で、選択酸化により形成される酸化膜（７）のバーズビ
ーク部との境界部の多結晶半導体膜（３）は容易に完全
に酸化され、従ってこの酸化膜（７）のバーズビーク部
に結晶粒（3a）が未酸化のまま埋め込まれることが防止
される。このため、多結晶半導体膜（３）のドライエッ
チングの前に行うライトエッチングは第２の半導体酸化
膜（４）がエッチング除去される程度で足り、従来のよ
うに過剰に行う必要はなくなる。これによって、このラ
イトエッチングによる酸化膜（７）の膜厚の減少量が少
なくなるので、この酸化膜（７）をあらかじめ厚く形成
しておく必要がなくなり、このためバーズビーク長が大
きくなったり、選択酸化時にバーズビーク部の周辺に生
じる応力が大きくなって結晶欠陥が発生しやすくなった
りするなどの問題がなくなる。
以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図Ａ〜第１図Ｆは本発明の一実施例による半導体
装置の製造方法を示す。
装置の製造方法を示す。
この実施例においては、第１図Ａに示すように、まず
Si基板１の表面に熱酸化法により例えば膜厚50Å程度の
SiO2膜（パッドSiO2膜）２を形成した後、このSiO2膜２
の全面に例えば低圧CVD法により例えば膜厚480Å程度の
多結晶Si膜３を形成する。この多結晶Si膜３の結晶粒3a
の粒径は例えば500〜1000Å程度である。
Si基板１の表面に熱酸化法により例えば膜厚50Å程度の
SiO2膜（パッドSiO2膜）２を形成した後、このSiO2膜２
の全面に例えば低圧CVD法により例えば膜厚480Å程度の
多結晶Si膜３を形成する。この多結晶Si膜３の結晶粒3a
の粒径は例えば500〜1000Å程度である。
次に、この多結晶Si膜３の全面に例えばSiをイオン注
入することにより、この多結晶Si膜３を非晶質化する。
このSiのイオン注入の条件の一例を挙げると、ドーズ量
１×1015cm-2、エネルギー40keVである。この後、例え
ば窒素（N2）雰囲気中において例えば700℃程度の低温
で２時間程度熱処理を行う。この熱処理により、上述の
イオン注入による多結晶Si膜３の非晶質化により形成さ
れた非晶質Si膜（図示せず）が固相成長し、その結果、
第１図Ｂに示すように、結晶粒径が例えば５μｍ程度の
多結晶Si膜３が形成される。
入することにより、この多結晶Si膜３を非晶質化する。
このSiのイオン注入の条件の一例を挙げると、ドーズ量
１×1015cm-2、エネルギー40keVである。この後、例え
ば窒素（N2）雰囲気中において例えば700℃程度の低温
で２時間程度熱処理を行う。この熱処理により、上述の
イオン注入による多結晶Si膜３の非晶質化により形成さ
れた非晶質Si膜（図示せず）が固相成長し、その結果、
第１図Ｂに示すように、結晶粒径が例えば５μｍ程度の
多結晶Si膜３が形成される。
次に第１図Ｃに示すように、この多結晶Si膜３の表面
に熱酸化法により例えば膜厚80Å程度のSiO2膜４を形成
した後、このSiO2膜４の全面に例えば低圧CVD法により
例えば膜厚1000Å程度のSi3N4膜５を形成する。次に、
このSi3N4膜５の上にリソグラフィーにより所定形状の
レジストパターン６を形成する。
に熱酸化法により例えば膜厚80Å程度のSiO2膜４を形成
した後、このSiO2膜４の全面に例えば低圧CVD法により
例えば膜厚1000Å程度のSi3N4膜５を形成する。次に、
このSi3N4膜５の上にリソグラフィーにより所定形状の
レジストパターン６を形成する。
次に、このレジストパターン６をマスクとしてSi3N4
膜５、SiO2膜４及び多結晶Si膜３をこの多結晶Si膜３の
膜厚方向の途中まで順次エッチングした後、レジストパ
ターン６を除去する。これによって、これらのSi3N4膜
５、SiO2膜４及び多結晶Si膜３は、第１図Ｄに示すよう
な形状にパターンニングされる。
膜５、SiO2膜４及び多結晶Si膜３をこの多結晶Si膜３の
膜厚方向の途中まで順次エッチングした後、レジストパ
ターン６を除去する。これによって、これらのSi3N4膜
５、SiO2膜４及び多結晶Si膜３は、第１図Ｄに示すよう
な形状にパターンニングされる。
次に、この状態で熱酸化を行う。これによって、第１
図Ｅに示すように、Si基板１の表面にフィールドSiO2膜
７が選択的に形成され、素子間分離が行われる。この場
合、上述のように多結晶Si膜３の結晶粒径は５μｍ程度
と極めて大きいので、このフィールドSiO2膜７のバーズ
ビーク部との境界部の多結晶Si膜３は完全に酸化され、
その結果、このフィールドSiO2膜６のバーズビーク部に
多結晶Si膜３の結晶粒3aが未酸化のまま埋め込まれるこ
とが防止される。
図Ｅに示すように、Si基板１の表面にフィールドSiO2膜
７が選択的に形成され、素子間分離が行われる。この場
合、上述のように多結晶Si膜３の結晶粒径は５μｍ程度
と極めて大きいので、このフィールドSiO2膜７のバーズ
ビーク部との境界部の多結晶Si膜３は完全に酸化され、
その結果、このフィールドSiO2膜６のバーズビーク部に
多結晶Si膜３の結晶粒3aが未酸化のまま埋め込まれるこ
とが防止される。
次に、まずホットH3PO4などによりSi3N4膜５をエッチ
ング除去した後、フッ酸系のエッチング液などによるラ
イトエッチングによりSiO2膜４をエッチング除去する。
この後、ドライエッチングにより多結晶Si膜３をエッチ
ング除去して、第１図Ｆに示す状態とする。この状態に
おけるフィールドSiO2膜７の膜厚は例えば3500Å程度で
ある。
ング除去した後、フッ酸系のエッチング液などによるラ
イトエッチングによりSiO2膜４をエッチング除去する。
この後、ドライエッチングにより多結晶Si膜３をエッチ
ング除去して、第１図Ｆに示す状態とする。この状態に
おけるフィールドSiO2膜７の膜厚は例えば3500Å程度で
ある。
以上のようにして素子間分離を行った後、目的とする
半導体集積回路装置の製造工程に従って工程を進め、半
導体集積回路装置を完成させる。る。
半導体集積回路装置の製造工程に従って工程を進め、半
導体集積回路装置を完成させる。る。
以上のように、この実施例によれば、選択酸化を行う
前にあらかじめ熱処理による固相成長により多結晶Si膜
３の結晶粒3aの粒径を５μｍ程度に大きくしているの
で、フィールドSiO2膜７のバーズビーク部に多結晶Si膜
３の結晶粒3aが未酸化のまま埋め込まれことが防止さ
れ、このため多結晶Si膜３のドライエッチングの前に行
うライトエッチングは従来のように過剰に行う必要がな
くなる。従って、選択酸化によりフィールドSiO2膜７を
あらかじめ厚く形成しておく必要がなくなるので、従来
に比べてバーズビーク長を小さくすることができるとと
もに、選択酸化時にバーズビーク部の周辺に生じる応力
を低減することができることにより結晶欠陥の発生を抑
えることができる。
前にあらかじめ熱処理による固相成長により多結晶Si膜
３の結晶粒3aの粒径を５μｍ程度に大きくしているの
で、フィールドSiO2膜７のバーズビーク部に多結晶Si膜
３の結晶粒3aが未酸化のまま埋め込まれことが防止さ
れ、このため多結晶Si膜３のドライエッチングの前に行
うライトエッチングは従来のように過剰に行う必要がな
くなる。従って、選択酸化によりフィールドSiO2膜７を
あらかじめ厚く形成しておく必要がなくなるので、従来
に比べてバーズビーク長を小さくすることができるとと
もに、選択酸化時にバーズビーク部の周辺に生じる応力
を低減することができることにより結晶欠陥の発生を抑
えることができる。
この実施例による選択酸化法は、高集積密度の半導体
集積回路装置の素子間分離を行う場合に好適であり、例
えばMOSLSI、バイポーラ−CMOSLSI、バイポーラLSIなど
の各種の半導体装置の製造への応用が可能である。より
具体的には、この実施例による選択酸化法は、例えば1M
ビットのスタティックRAM（Random Access Memory）の
製造に適用することが可能である。
集積回路装置の素子間分離を行う場合に好適であり、例
えばMOSLSI、バイポーラ−CMOSLSI、バイポーラLSIなど
の各種の半導体装置の製造への応用が可能である。より
具体的には、この実施例による選択酸化法は、例えば1M
ビットのスタティックRAM（Random Access Memory）の
製造に適用することが可能である。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、多結晶Si膜３を非晶質化するためのイオン種
としてはSi+以外のものを用いることも可能である。ま
た、固相成長のための熱処理の条件（雰囲気、温度、時
間）も必要に応じて適宜選定することが可能である。さ
らに、多結晶Si膜３の結晶粒径を大きくするための方法
は、必ずしも上述の実施例で述べた方法に限定されるも
のではなく、他の方法を用いることも可能である。
としてはSi+以外のものを用いることも可能である。ま
た、固相成長のための熱処理の条件（雰囲気、温度、時
間）も必要に応じて適宜選定することが可能である。さ
らに、多結晶Si膜３の結晶粒径を大きくするための方法
は、必ずしも上述の実施例で述べた方法に限定されるも
のではなく、他の方法を用いることも可能である。
また、SiO2膜２、多結晶Si膜３、SiO2膜４及びSi3N4
膜５の膜厚は上述の実施例において述べた数値に限定さ
れるものではないことは言うまでもなく、必要に応じて
適宜選定することが可能である。
膜５の膜厚は上述の実施例において述べた数値に限定さ
れるものではないことは言うまでもなく、必要に応じて
適宜選定することが可能である。
以上説明したように、本発明によれば、熱処理を行う
ことにより多結晶半導体膜の結晶粒径を0.5〜10μｍと
しているので、選択酸化により形成される酸化膜のバー
ズビーク部に多結晶半導体膜の結晶粒が未酸化のまま埋
め込まれることが防止され、このため多結晶半導体膜の
ドライエッチングの前に行うライトエッチングを過剰に
行う必要がなくなる。これによって、選択酸化により酸
化膜をあらかじめ厚く形成しておく必要がなくなるの
で、この酸化膜のバーズビーク長を小さくすることがで
きるとともに、選択酸化時にバーズビーク部の周辺に生
じる応力を低減することができる。
ことにより多結晶半導体膜の結晶粒径を0.5〜10μｍと
しているので、選択酸化により形成される酸化膜のバー
ズビーク部に多結晶半導体膜の結晶粒が未酸化のまま埋
め込まれることが防止され、このため多結晶半導体膜の
ドライエッチングの前に行うライトエッチングを過剰に
行う必要がなくなる。これによって、選択酸化により酸
化膜をあらかじめ厚く形成しておく必要がなくなるの
で、この酸化膜のバーズビーク長を小さくすることがで
きるとともに、選択酸化時にバーズビーク部の周辺に生
じる応力を低減することができる。
第１図Ａ〜第１図Ｆは本発明の一実施例による半導体装
置の製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来の選択酸化法を工程順に説明するた
めの断面図である。 図面における主要な符号の説明 1:Si基板、2,4:SiO2膜、3:多結晶Si膜、3a:結晶粒、7:
フィールドSiO2膜。
置の製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来の選択酸化法を工程順に説明するた
めの断面図である。 図面における主要な符号の説明 1:Si基板、2,4:SiO2膜、3:多結晶Si膜、3a:結晶粒、7:
フィールドSiO2膜。
Claims (1)
- 【請求項１】半導体基板を選択的に酸化するようにした
半導体装置の製造方法において、 上記半導体基板上に第１の半導体酸化膜、多結晶半導体
膜、第２の半導体酸化膜及び耐酸化膜を順次形成する工
程と、 上記耐酸化膜、上記第２の半導体酸化膜及び上記多結晶
半導体膜の膜厚方向の少なくとも一部を選択的に除去す
る工程と、 熱処理を行うことにより上記多結晶半導体膜の結晶粒径
を0.5〜10μｍとする工程とを具備することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858789A JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858789A JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334425A JPH0334425A (ja) | 1991-02-14 |
| JP2822211B2 true JP2822211B2 (ja) | 1998-11-11 |
Family
ID=15870824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16858789A Expired - Fee Related JP2822211B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822211B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552597B2 (ja) * | 1990-10-24 | 1996-11-13 | 三洋電機株式会社 | 半導体装置の製造方法 |
| EP0545585A3 (en) * | 1991-12-03 | 1996-11-06 | American Telephone & Telegraph | Integrated circuit fabrication comprising a locos process |
| US5580815A (en) * | 1993-08-12 | 1996-12-03 | Motorola Inc. | Process for forming field isolation and a structure over a semiconductor substrate |
-
1989
- 1989-06-30 JP JP16858789A patent/JP2822211B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334425A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |