JPS6136381B2 - - Google Patents
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- JPS6136381B2 JPS6136381B2 JP12362878A JP12362878A JPS6136381B2 JP S6136381 B2 JPS6136381 B2 JP S6136381B2 JP 12362878 A JP12362878 A JP 12362878A JP 12362878 A JP12362878 A JP 12362878A JP S6136381 B2 JPS6136381 B2 JP S6136381B2
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- JP
- Japan
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- silicon
- film
- groove
- oxide film
- semiconductor substrate
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- Expired
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁分離領域の横方向への広がりを
防止し、集積密度を高め得る半導体装置の製造方
法に関する。
防止し、集積密度を高め得る半導体装置の製造方
法に関する。
シリコン集積回路の絶縁分離領域を形成するた
めに、Si3N4膜をマスクとして、シリコン結晶を
部分的に酸化する方法が一般に行なわれている。
しかし、この方法を実施する場合、Si3N4膜を直
接シリコン結晶に被着して高温で酸化すると、シ
リコン結晶に転位等の欠陥が導入される。したが
つて、Si3N4膜の下に薄い酸化膜をしいて酸化を
行ない欠陥の導入を防止する。しかし、この時、
酸化膜を通つて横方向にも酸化が進み(通常バー
ド・ビークと呼ばれる)絶縁分離領域が広がつて
しまう。このことは、集積回路装置を高密度化す
る上で大きな障害となることはいうまでもない。
めに、Si3N4膜をマスクとして、シリコン結晶を
部分的に酸化する方法が一般に行なわれている。
しかし、この方法を実施する場合、Si3N4膜を直
接シリコン結晶に被着して高温で酸化すると、シ
リコン結晶に転位等の欠陥が導入される。したが
つて、Si3N4膜の下に薄い酸化膜をしいて酸化を
行ない欠陥の導入を防止する。しかし、この時、
酸化膜を通つて横方向にも酸化が進み(通常バー
ド・ビークと呼ばれる)絶縁分離領域が広がつて
しまう。このことは、集積回路装置を高密度化す
る上で大きな障害となることはいうまでもない。
本発明の目的は、上記の従来の半導体装置の製
造方法の欠点をなくし、集積度の高い集積回路装
置を作ることにある。
造方法の欠点をなくし、集積度の高い集積回路装
置を作ることにある。
以下、本発明を第1図にしたがつて説明する。
第1図aに示すように、n+埋込層、エピタキ
シヤル成長層等をもつシリコン単結晶1の表面を
水蒸気を含む酸素中で1000℃で30分間加熱し、
0.2μm厚さの酸化厚2を形成する。さらに、ケ
ミカル・ベーパー・デイポジシヨン(Chemical
Vapor Deposition)法により、Si3N4膜3を0.15
μmの厚さに被着する。次にホトエツチング技術
を用いて、Si3N4膜3上にフオトレジスト膜のパ
ターンを約1μm厚さに形成し、これをマスクに
して、Si3N4膜3と酸化膜2およびシリコン結晶
1をCF4ガスを用いた公知の反応性スパツタ・エ
ツチ法によりエツチし、深さ3.5μmの溝6を形
成する。この時の溝6の形状は第1図aに示した
ようになり、Si3N4膜3のひさしが作られる。
シヤル成長層等をもつシリコン単結晶1の表面を
水蒸気を含む酸素中で1000℃で30分間加熱し、
0.2μm厚さの酸化厚2を形成する。さらに、ケ
ミカル・ベーパー・デイポジシヨン(Chemical
Vapor Deposition)法により、Si3N4膜3を0.15
μmの厚さに被着する。次にホトエツチング技術
を用いて、Si3N4膜3上にフオトレジスト膜のパ
ターンを約1μm厚さに形成し、これをマスクに
して、Si3N4膜3と酸化膜2およびシリコン結晶
1をCF4ガスを用いた公知の反応性スパツタ・エ
ツチ法によりエツチし、深さ3.5μmの溝6を形
成する。この時の溝6の形状は第1図aに示した
ようになり、Si3N4膜3のひさしが作られる。
この様にして作られた試料を水蒸気を含む酸素
中で1000℃、30分間加熱し、0.2μm厚さの酸化
膜4を溝6に形成し、第1図bに示される様な構
造にする。イオン打込み法により、10KeVのエネ
ルギのSiを全面に打込む。この時のドース量は約
1016cm-2である。その後、160℃加熱されたリン
酸を用いて、Si3N4膜3を除去する。SiC4また
はSiH4とHCを用いた公知の選択成長法でSi多
結晶層5を成長させる。通常、この方法では酸化
膜上にはSiは成長しないが、溝部の底面の酸化膜
表面はSiが多量に打込まれており、Siが成長し易
い状態になつており、第1図Cの様な構造ができ
る。
中で1000℃、30分間加熱し、0.2μm厚さの酸化
膜4を溝6に形成し、第1図bに示される様な構
造にする。イオン打込み法により、10KeVのエネ
ルギのSiを全面に打込む。この時のドース量は約
1016cm-2である。その後、160℃加熱されたリン
酸を用いて、Si3N4膜3を除去する。SiC4また
はSiH4とHCを用いた公知の選択成長法でSi多
結晶層5を成長させる。通常、この方法では酸化
膜上にはSiは成長しないが、溝部の底面の酸化膜
表面はSiが多量に打込まれており、Siが成長し易
い状態になつており、第1図Cの様な構造ができ
る。
以上の工程で素子間の絶縁分離が完成し、この
後、ベース、エミツタ等の拡散を行ない、配線す
れば集積回路ができる。また、配線の際、配線間
の短絡のおそれがあるので、シリコン多結晶5の
表面を酸化する必要がある。
後、ベース、エミツタ等の拡散を行ない、配線す
れば集積回路ができる。また、配線の際、配線間
の短絡のおそれがあるので、シリコン多結晶5の
表面を酸化する必要がある。
本発明を用いて絶縁分離領域を形成することの
利点は以下の通りである。
利点は以下の通りである。
(1) 深くシリコン結晶をエツチすることにより、
n+埋込層と電気的活性領域を完全に一致させ
ることができ、さらに横方向への酸化等がない
ことから絶縁分離領域の巾を非常に狭くでき、
集積回路を高密度化することができる。
n+埋込層と電気的活性領域を完全に一致させ
ることができ、さらに横方向への酸化等がない
ことから絶縁分離領域の巾を非常に狭くでき、
集積回路を高密度化することができる。
(2) 絶縁分離領域の表面と電気的活性領域の表面
を同一面上にすることができ、バード・ヘツド
と呼ばれる凸部が従来の様に絶縁分離領域上に
形成されることはない。したがつて配線を行う
さい、配線切れの原因となる段差がなく、信頼
度が向上する。
を同一面上にすることができ、バード・ヘツド
と呼ばれる凸部が従来の様に絶縁分離領域上に
形成されることはない。したがつて配線を行う
さい、配線切れの原因となる段差がなく、信頼
度が向上する。
第1図は本発明を説明するための工程図であ
る。 2,4……酸化シリコン膜、3……チツ化シリ
コン膜、5……多結晶シリコン、6……溝。
る。 2,4……酸化シリコン膜、3……チツ化シリ
コン膜、5……多結晶シリコン、6……溝。
Claims (1)
- 【特許請求の範囲】 1 下記工程を含む半導体装置の製造方法 (1) 半導体基板の表面に酸化シリコン膜およびチ
ツ化シリコン膜を積層して被着し、所望部分を
除去して上記半導体基板の所望部分を露出させ
る工程。 (2) 上記半導体基板表面の露出された部分に溝を
形成し、該溝の表面を酸化する工程。 (3) イオン打込み法により、シリコンを全面に打
込む工程。 (4) 上記チツ化シリコン膜を除去した後、上記溝
内に多結晶シリコンを成長する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12362878A JPS5550636A (en) | 1978-10-09 | 1978-10-09 | Preparation of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12362878A JPS5550636A (en) | 1978-10-09 | 1978-10-09 | Preparation of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5550636A JPS5550636A (en) | 1980-04-12 |
JPS6136381B2 true JPS6136381B2 (ja) | 1986-08-18 |
Family
ID=14865281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12362878A Granted JPS5550636A (en) | 1978-10-09 | 1978-10-09 | Preparation of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5550636A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0259886U (ja) * | 1988-10-17 | 1990-05-01 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5939581U (ja) * | 1982-09-02 | 1984-03-13 | 三洋電機株式会社 | 白バランス補正回路 |
JPH0782996B2 (ja) * | 1986-03-28 | 1995-09-06 | キヤノン株式会社 | 結晶の形成方法 |
JPH08973B2 (ja) * | 1986-03-31 | 1996-01-10 | キヤノン株式会社 | 堆積膜形成法 |
EP0339793B1 (en) * | 1988-03-27 | 1994-01-26 | Canon Kabushiki Kaisha | Method for forming crystal layer on a substrate |
-
1978
- 1978-10-09 JP JP12362878A patent/JPS5550636A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0259886U (ja) * | 1988-10-17 | 1990-05-01 |
Also Published As
Publication number | Publication date |
---|---|
JPS5550636A (en) | 1980-04-12 |
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