JPH11204633A - トレンチ隔離の形成方法 - Google Patents

トレンチ隔離の形成方法

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JPH11204633A
JPH11204633A JP10204537A JP20453798A JPH11204633A JP H11204633 A JPH11204633 A JP H11204633A JP 10204537 A JP10204537 A JP 10204537A JP 20453798 A JP20453798 A JP 20453798A JP H11204633 A JPH11204633 A JP H11204633A
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silicon oxide
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セオング キム ハン
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シック パク チャン
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Abstract

(57)【要約】 【課題】 トレンチの内側壁と側壁シリコン酸化膜との
結合力を強化する。 【解決手段】 トレンチ隔離の形成方法において、シリ
コン基板の上部にシリコン酸化膜,シリコン窒化膜,ハ
ードマスクを順次形成する段階と、シリコン基板の上部
面の一部が露出されるようにシリコン酸化膜,シリコン
窒化膜,ハードマスクをホトエッチングする段階と、露
出されたシリコン基板をエッチングしてトレンチを形成
する段階と、トレンチの内側壁に側壁シリコン酸化膜を
形成する段階と、シリコン基板及びトレンチの内側壁上
にPE−TEOS層を形成しPE−TEOS層を平坦化
する段階と、シリコン酸化膜を安定化させるために2次
側壁酸化工程又はアニーリング工程を進行する段階と、
PE−TEOS層をNH3プラズマ処理する工程段階
と、トレンチの内部をO3−TEOS層で充填しO3−T
EOS層の上部にPE−TEOS層を形成する段階と、
シリコン基板の上部をアニーリングする段階とを含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、トレンチ隔離(Tre
nch Isolation)の形成方法に関し、より詳しくは、トレ
ンチの内側壁と側壁シリコン酸化膜とのボンディング力
(結合力)を強化する工程段階を有するトレンチ隔離の形
成方法に関するものである。
【0002】
【従来の技術】従来、シリコン基板上に形成された複数
のMOS(Metal Oxide Silicon)トランジスタをそれ
ぞれ隔離させる方法として、LOCOS(Local Oxidat
ion ofSilicon)及びSEPOX(Selective Polysilic
on Oxidation Technology)方法等が採られていた。し
かし、シリコン基板上に形成された回路の高集積化によ
り、回路パターンの幅が0.35μm以下である場合、
従来の隔離方法は適合しない。そこで、シリコン基板上
に、3.0μmより深く、1.25μmより幅が狭いス
ロットまたはトレンチを形成することが可能なシリコン
エッチング技術を導入している。このようなシリコンエ
ッチング方法を「トレンチエッチング方法(Trench Etc
hing Method)」という。
【0003】一般的に、シリコン基板上に形成されたト
レンチは、CMOSとバイポーラ回路を隔離することに
用いられるが、トレンチの内側に対して、垂直キャパシ
タ(Vertical Capacitor)又はトランジスタを形成するこ
ともできる。
【0004】理想的なトレンチの構造は、シリコン基板
の内部に、内側へ傾斜した内側壁および丸められた底面
を有するものである。即ち、傾斜した内側壁は、エッチ
ング工程進行中に副蒸着物(redeposition)により形成
され、等角(Comformal)の蒸着工程中、トレンチの内部
にボイド(Void)が形成されることを抑制するために必要
なものである。そして、丸められた底面は、電界が集中
することを防ぐために必要なものである。
【0005】このようなトレンチ隔離(Trench Isolatio
n)の形成工程は、一般的なCMOS工程で進行すること
ができる。そして、このようなトレンチ隔離の構造は、
エピタキシャルシリコン基板(Epitaxial Silicon Subs
trate)に形成することができる。トレンチは、エピタ
キシャル層を貫通することができる充分な深さにエッチ
ングされ、バイポーラトランジスタを分離させることに
おいて効果的である。
【0006】図1は、従来技術によるトレンチ隔離の形
成方法を示す工程図である。
【0007】図1において、まず、シリコン基板を備
え、その上部面に、シリコン酸化膜(SiO2),シリ
コン窒化膜(Si34),ハードマスクを順次形成する
(段階61)。ここで、ハードマスクは、高温酸化によ
り形成されたシリコン酸化膜であり、シリコン基板に対
する反応性イオンエッチング工程の進行中に、エッチン
グマスクの役割を果たす。
【0008】続いて、トレンチが形成されるべき部分の
ハードマスク,シリコン窒化膜,シリコン酸化膜を除去
し、シリコン基板の上部面が露出されるようにホトエッ
チング(Photo Etching;段階62)工程を進行する。
【0009】次に、ホトレジストを除去するアッシング
/ストリップ(ashing/strip)工程を経た後、ハードマ
スク及びシリコン窒化膜をマスクとして、シリコン基板
を乾式エッチング方法でエッチングすることにより、ト
レンチが形成される(段階63)。ここで、シリコン基
板の乾式エッチング方法としては、主に反応性イオンエ
ッチング方法が採られる。反応性イオンエッチング方法
においては、物理的エッチング比率が化学的エッチング
比率より高い。
【0010】トレンチが形成された後、トレンチの内側
壁に対し絶縁層として側壁シリコン酸化膜を側壁酸化
(段階64)工程により成長させる。側壁シリコン酸化
膜は、トレンチにおける露出された内側壁を保護し、且
つ活性領域とフィールド領域間における自動ドーピング
障壁の役割を果たす。
【0011】そして、トレンチを絶縁物質で充填するた
め、2層以上の薄膜を蒸着する工程が進行される。即
ち、PE−TEOS(Plasma Enhanced - Tetra Ethyl
OrthoSilicate)層を形成(段階65)する工程が進行
される。すなわち、PE−TEOS層を形成する工程6
5は、シリコン基板の上部面およびトレンチにPE−T
EOS層を蒸着させる工程65aと、PE−TEOS層
を平坦化する工程65bとから構成される。ここで、平
坦化工程65bは、アルゴン(Ar)を用いたエッチ−
バック(Etch-Back)工程により進行される。それは、
PE−TEOS層を蒸着65aした後、トレンチの入口
(開口部付近)に近接するPE−TEOS層(図2の符号
18)をエッチングしてトレンチの入口を広く形成する
ことにより、トレンチの内部を充填する工程を容易に実
施するためのものである。
【0012】一方、アルゴンを用いた平坦化工程65b
が進行される間、プラズマの影響によりPE−TEOS
層に不純物が蒸着されて、PE−TEOS層は不均一に
なる。そのため、PE−TEOS層の不純物を除去して
PE−TEOS層を均一にし、そのPE−TEOS層の
上部に形成されるべきO3−TEOS層との良好な相互
結合力を確保するため、NH3プラズマ処理(段階6
6)工程を進行する。
【0013】その後、トレンチを含むシリコン基板の上
部面に、O3−TEOS層およびPE−TEOS層を順
次形成し(段階67)、アニーリング(Annealing;段
階68)工程を経る(段階68)と、トレンチ隔離(図
2の符号20)の形成が完了される。ここで、アニーリ
ング工程68は、約1050℃で窒素ガス雰囲気下にて
約60分間進行する。
【0014】前述のように、トレンチエッチング工程6
3を利用したトレンチ隔離の形成方法60は、次のよう
な問題を有する。
【0015】まず第一に、側壁酸化工程64は、トレン
チの内側壁を保護し絶縁層を形成するために進行される
が、トレンチエッチング工程63中にプラズマがトレン
チの内側壁に対して影響を与えるため、トレンチの内側
壁と側壁シリコン酸化膜間の結合が不安定になってしま
う。
【0016】第二に、前記の不安定な結合を有する側壁
シリコン酸化膜が成長した部分において、アルゴンを用
いた平坦化工程65b中に再びプラズマにより影響を受
けて、より一層不安定になってしまう。
【0017】第三に、薄い側壁シリコン酸化膜が形成さ
れた後、トレンチを充填するために進行される2回以上
の薄膜を形成する過程で、イオンや原子が側壁シリコン
酸化膜とトレンチの内側壁の間に拡散されて過飽和状態
になる、又は、アニーリング工程68における熱収縮に
より起因し側壁シリコン酸化膜とトレンチの内側壁間の
剥離等の不良が生じてしまう。
【0018】即ち、従来技術によるトレンチ隔離の形成
方法によると、トレンチの内側壁と側壁シリコン酸化膜
との境界面が脆弱になる等の不良が生じてしまう。この
ような不良は、ディスロケーション(dislocation)又
はウェルリーキッジポイント(well leakage point)に
作用し、半導体チップにおける正常的な駆動を不可能に
してしまう。
【0019】一方、図2に示したように、シリコン基板
10に形成されたトレンチ13の断面構造を検査するた
め垂直走査形電子顕微鏡(Vertical-Scanning Electro
Microscope;V−SEM)で写した写真を見ると、シリ
コン基板10と側壁シリコン酸化膜12aとの間に隙間
(Void)15が形成されることを確認することができた。
前記隙間15は、トレンチ13の断面を化学的に処理す
る際、シリコン基板10と側壁シリコン酸化膜12aと
の境界面に形成された物質がエッチングされることによ
り、形成されるものと把握される。即ち、トレンチ13
の内側壁と側壁シリコン酸化膜12aとの間に隙間15
が存在するということは、側壁シリコン酸化膜12a及
びシリコンと比較してエッチング率の高い不純物が存在
する、又はトレンチ13の内側壁と側壁シリコン酸化膜
12a間で剥離が生じるからであると把握される。
【0020】なお、図2は、図1に示した形成方法によ
り形成されたトレンチ隔離の断面図であり、シリコン基
板10上部のシリコン酸化膜12、シリコン窒化膜1
4、ハードマスク16及びトレンチ13が絶縁物質17
で覆われている状態を概略的に示しているものである。
ここで、絶縁物質は、PE−TEOS層17c、O3
TEOS層17b及びPE−TEOS層17aを含む。
【0021】
【発明が解決しようとする課題】そこで、本発明の目的
は、トレンチの内側壁と側壁シリコン酸化膜とにおける
ボンディング力を強化するための工程段階を有するトレ
ンチ隔離の形成方法を提供することにある。
【0022】
【課題を解決するための手段】本発明は、前記目的を達
するため、シリコン基板上にトレンチ隔離を形成する方
法である。その過程を説明すると、まず、シリコン基板
上部に、シリコン酸化膜,シリコン窒化膜,ハードマス
クを順次形成する。そして、シリコン基板の上部面の一
部が露出されるように、シリコン窒化膜およびハードマ
スクをエッチングし、露出されたシリコン基板をエッチ
ングしてトレンチを形成する。トレンチの内側壁には、
1次側壁酸化工程により側壁シリコン酸化膜を形成す
る。シリコン基板およびトレンチの内側壁上にはPE−
TEOS層を形成する。その後、側壁シリコン酸化膜を
安定化するため、2次側壁酸化工程を進行する。そし
て、トレンチの内部をO3−TEOS層で充填し、O3
TEOS層の上部にPE−TEOS層を形成する。ま
た、シリコン基板の上部をアニーリングすることを特徴
とするトレンチ隔離の形成方法が提供される。特に、本
発明による酸化工程は、熱酸化(Thermal Oxidation)
工程であり、O2ガス、O2とHClの混合ガス、または
2とO2の反応ガスのような酸化剤を用いて600℃〜
1200℃で進行される。
【0023】さらに、本発明によるトレンチ隔離の形成
方法において、2次側壁酸化工程の代わりとして、アニ
ーリング工程を行うことを特徴とする。アニーリング工
程は、600℃〜1200℃の窒素ガス雰囲気下で約6
0分間進行される。
【0024】なお、側壁シリコン酸化膜を安定させるた
めに進行される2次側壁酸化工程およびアニーリング工
程を順次的に進行することができるが、好ましくは2次
側壁酸化工程の後にアニーリング工程を進行する。
【0025】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態を詳細に説明する。
【0026】図3は、本発明の実施の形態におけるトレ
ンチ隔離の形成方法を示す工程図であり、図4〜図12
は、本発明の実施の形態におけるトレンチ隔離の形成方
法による各工程段階を示す断面図である。
【0027】図3に示すように、本発明の実施の形態に
おけるトレンチ隔離の形成方法50は、シリコン基板上
に酸化膜,窒化膜,ハードマスクを形成する工程(段階
51)と、ホトエッチングする工程(段階52)と、ト
レンチをエッチングする工程(段階53)と、1次側壁
酸化を進行する工程(段階54)と、PE−TEOS層
を形成しPE−TEOS層を平坦化する工程(段階5
5)と、2次側壁酸化またはアニーリングを進行する工
程(段階56)と、PE−TEOS層をNH3プラズマ
処理する工程(段階57)と、O3−TEOS層および
PE−TEOS層を順次形成する工程(段階58)と、
アニーリング工程(段階59)とを含む。
【0028】図3のトレンチ隔離の形成方法50におけ
る各々の工程段階を、図4〜図12に図示されたシリコ
ン基板の断面図に基づいてそれぞれ説明する。
【0029】(A) 図3及び図4に基づいて、シリコ
ン基板30上に酸化膜32,窒化膜34,ハードマスク
36を形成する工程段階51を説明する。
【0030】まず、シリコン基板30を備え、その上部
面に、シリコン酸化膜32,シリコン窒化膜34,ハー
ドマスク36を順次形成する。ここで、シリコン酸化膜
32とシリコン窒化膜34は、化学的気相蒸着(Chemic
al Vapor Deposition;CVD)工程により形成される。
そして、ハードマスク36は、高温酸化により成長した
シリコン酸化膜であり、シリコン基板30における反応
性イオンエッチングが進行する間、エッチングマスクの
役割を果たす。
【0031】(B) 図3及び図5〜図7に基づいて、
ホトエッチングする工程段階52を説明する。ホトエッ
チング工程52は、トレンチ(図8の符号33)に形成
されるべき部分のハードマスク36,シリコン窒化膜3
4,シリコン酸化膜32を除去し、シリコン基板30の
上部面が露出されるようにする工程である。
【0032】図5において、シリコン基板30のハード
マスク36上に、マスクパターンを形成するためにホト
レジスト31が塗布され、トレンチに形成されるべき部
分のホトレジスト31を現像して、ハードマスク36の
上部面が露出された溝31aを形成する。
【0033】図6において、ホトレジスト31をマスク
として、ホトレジストの溝31aを介してハードマスク
36,シリコン窒化膜34,シリコン酸化膜32を順次
に乾式エッチングすることにより、シリコン基板30の
上部面を露出させる。図中の符号39は、シリコン基板
30の上部面が露出された溝を示すものである。
【0034】図7において、シリコン基板30の上部面
に至るまでエッチングした後、ホトレジスト(図6の符
号31)を除去するアッシング/ストリップ工程が進行
される。
【0035】(C) 図3及び図8に基づいてトレンチ
エッチング工程段階53を説明する。トレンチエッチン
グ工程53は、ホトエッチング工程52を経た後、シリ
コン基板30上にトレンチ33を形成するために進行さ
れるエッチング工程である。即ち、ホトレジストを除去
するアッシング/ストリップ工程を経た後、ハードマス
ク36とシリコン窒化膜34とをマスクとして、露出さ
れたシリコン基板30を乾式エッチングすることによ
り、トレンチ33を形成する。シリコン基板30におけ
る乾式エッチング方法としては、主に反応性イオンエッ
チング方法が採られ、物理的エッチング比率が化学的エ
ッチング比率より高い。本発明の実施の形態により形成
されるトレンチの深さは、約0.8μmである。
【0036】(D) 図3及び図9に基づいて、1次側
壁酸化工程段階54を説明すると、1次側壁酸化工程5
4は、トレンチ33の内側壁に絶縁層の側壁シリコン酸
化膜32aを成長させる工程である。1次側壁酸化工程
54は、熱酸化工程により600℃〜1200℃の温度
で、O2,H2O,またはHCl等の酸化剤を用いた酸化
方法により、シリコン基板30と接する境界面に対して
側壁シリコン酸化膜32aを成長させる。より詳しく説
明すると、熱酸化工程は、600℃〜1200℃の反応
室にシリコン基板30を入れた状態で、O2ガス,O2
HClとの混合ガス,またはH2とO2との反応ガスを吹
き込み、側壁シリコン酸化膜32aを成長させる。その
際、側壁シリコン酸化膜32aの形成状況において、酸
化剤が拡散や内部への運動により側壁シリコン酸化膜3
2aとシリコン基板30との境界面に移動して、酸化が
起こる。ここで、側壁シリコン酸化膜32aの45%
は、シリコン基板30を蚕食(侵食)させた部分であり、
前記数値は、シリコンと側壁シリコン酸化膜との密度差
から得られた結果である。当然、側壁シリコン酸化膜3
2aは、シリコン基板に形成されたトレンチ33の内側
壁に形成され、シリコン基板30上部面のシリコン酸化
膜32に連結される。
【0037】このように、側壁シリコン酸化膜32aが
トレンチ33の内側壁に形成された後、トレンチ33の
内部を複数の絶縁物質(図12の符号37)で充填する
工程が進行される。
【0038】(E) 図3と、図10及び図11に基づ
いて、PE−TEOS層を形成する工程段階55を説明
すると、PE−TEOS層37aを蒸着する工程55a
(後述するE1)と、PE−TEOS層37aを平坦化す
る工程55b(後述するE2)とを含む。
【0039】(E1) 図3及び図10において、トレ
ンチ33の内側壁に側壁シリコン酸化膜32aが形成さ
れた後、側壁シリコン酸化膜32aの上部面を含むシリ
コン基板30上に、PE−TEOS層37aを蒸着する
工程55aが進行される。ここで、PE−TEOS層3
7aは、常圧化学的気相蒸着(Atmospheric CVD)工
程により形成される。
【0040】(E2) 図3及び図11において、トレ
ンチ33の入口(開口部付近)に近接するPE−TEOS
層37aをエッチングして、トレンチ33の入口を広く
形成する平坦化工程55bが進行される。ここで、平坦
化工程55bとしては、アルゴンを用いたエッチ−バッ
ク工程が進行される。なお、図中の符号38は、トレン
チ33の入口周囲に位置するPE−TEOS層37aが
エッチ−バックされた状態を示す。
【0041】(F) 次の工程として、従来はNH3
ラズマ処理工程段階が進行されたが、本発明の実施の形
態では、側壁シリコン酸化膜とトレンチの内側壁との結
合を安定化するための2次側壁酸化またはアニ−リング
工程段階56が進行される。
【0042】即ち、アルゴンを用いたエッチ−バック工
程のような平坦化工程55bを進行する際、プラズマの
影響により側壁シリコン酸化膜32aとトレンチ33の
内側壁間との結合が不安定になる。従って、本発明の実
施の形態においては、側壁シリコン酸化膜32aとトレ
ンチ33の内側壁間との結合を安定化させるため、2次
側壁酸化またはアニーリング工程56を進行する。ここ
で、2次側壁酸化工程では、前述の1次側壁酸化工程5
4と同一工程条件の熱酸化工程が進行され、アニーリン
グ工程では、600℃〜1200℃の窒素ガス雰囲気下
で約60分間進行される。
【0043】なお、2次側壁酸化工程とアニーリング工
程のいずれかを選択的に進行することができ、両方を進
行することもできる。そして、両方を進行する場合にお
いては、第2側壁酸化工程を進行した後、アニーリング
工程を進行することが好ましい。
【0044】次に、NH3プラズマ処理の工程段階57
が進行される。即ち、PE−TEOS層37aは、アル
ゴンを利用した平坦化工程55bが進行される際、プラ
ズマの影響により、不純物が蒸着されて不均一になる。
そこで、トレンチ33を含むシリコン基板30上のPE
−TEOS層37aに蒸着された不純物を除去してPE
−TEOS層37aを均一にし、且つPE−TEOS層
37a上に形成されるべきO3−TEOS層(図12の
符号37b)との良好な相互結合力を確保するため、N
3プラズマ処理工程57を進行する。
【0045】一方、NH3プラズマ処理工程57が完了
した後、ハードマスク36及び側壁シリコン酸化膜32
a上に蒸着されたPE−TEOS層37aは、1000
Å〜5000Åの厚さを有する。
【0046】(G) 図12に基づいて、トレンチ33
の内部を充填するためにO3−TEOS層37b及びP
E−TEOS層37cを形成する工程段階58を説明す
る。シリコン基板30上に形成されたPE−TEOS層
37aの上部に、O3−TEOS層37bを蒸着するこ
とにより、トレンチ33をO3−TEOS層37bで充
填する。続いて、O3−TEOS層37bの上部にPE
−TEOS層37cを蒸着する。ここで、O3−TEO
S層37b及びPE−TEOS層37cを形成する工程
58は、常圧化学的気相蒸着工程により行われる。そし
て、O3−TEOS層37b及びPE−TEOS層37
cは、PE−TEOS層37cの上部に、各々3000
Å〜7000Åの厚さで形成される。
【0047】(H) 最後に、アニーリング工程段階5
9を進行して、トレンチ隔離40の形成工程を完了す
る。ここで、アニーリング工程59は、約1050℃の
窒素ガス雰囲気下で約60分間進行される。
【0048】このようなトレンチ隔離40を形成した
後、半導体の製造における必要な他の工程を進行する。
【0049】なお、図12は、シリコン基板30に形成
されたトレンチ33の断面構造を検査するためにV−S
EMで写したものを概略的に示した図であり、トレンチ
33の内側壁と側壁シリコン酸化膜32aの間に、図2
のような隙間が形成されていないことを確認することが
できる。そして、図12は、シリコン基板30上部のシ
リコン酸化膜32、シリコン窒化膜34、ハードマスク
36及びトレンチ33が、PE−TEOS層37a、O
3−TEOS層37b及びPE−TEOS層37cのよ
うな絶縁物質37で充填されていることを示す。
【0050】
【発明の効果】以上説明したように、本発明は、1次側
壁酸化工程により側壁シリコン酸化膜が形成された後、
PE−TEOS層の平坦化工程により誘発されるトレン
チの内側壁と側壁シリコン酸化膜との不安定な結合を強
化するために、PE−TEOS層上に2次側壁酸化工程
またはアニーリング工程を進行する。従って、従来のト
レンチ内側壁とシリコン酸化膜間における剥離等の不良
を抑制することができる。
【図面の簡単な説明】
【図1】従来技術によるトレンチ隔離の形成方法を示す
工程図。
【図2】図1の形成方法により形成されたトレンチ隔離
の断面図(V−SEMで写した写真を概略的に示す図)。
【図3】本発明の実施の形態におけるトレンチ隔離の形
成方法を示す工程図。
【図4】図3のトレンチ隔離の形成方法による工程段階
(段階51)を示す断面図。
【図5】図3のトレンチ隔離の形成方法による工程段階
(段階52;その1)を示す断面図。
【図6】図3のトレンチ隔離の形成方法による工程段階
(段階52;その2)を示す断面図。
【図7】図3のトレンチ隔離の形成方法による工程段階
(段階52;その3)を示す断面図。
【図8】図3のトレンチ隔離の形成方法による工程段階
(段階53)を示す断面図。
【図9】図3のトレンチ隔離の形成方法による工程段階
(段階54)を示す断面図。
【図10】図3のトレンチ隔離の形成方法による工程段
階(段階55a)を示す断面図。
【図11】図3のトレンチ隔離の形成方法による工程段
階(段階55b)を示す断面図。
【図12】図3のトレンチ隔離の形成方法による工程段
階(段階58)を示す断面図。
【符号の説明】
30…シリコン基板 31…ホトレジスト 32,32a…シリコン酸化膜 33…トレンチ 34…シリコン窒化膜 36…ハードマスク 37…絶縁物質 37a,37c…PE−TEOS層 37b…O3−TEOS層 40…トレンチ隔離
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハン セオング キム 大韓民国,キュンギ−ド,スオン−シテ ィ,パルダル−ク,ウォンチェオン−ドン グ 35,ジョーコング アパートメント, ナンバー106−603 (72)発明者 チャン シック パク 大韓民国,キュンギ−ド,スオン−シテ ィ,ジャンガン−ク,ヨングワ−ドング 436−6 (72)発明者 ウォン ソーン リー 大韓民国,キュンギ−ド,スオン−シテ ィ,パルダル−ク,ジ−ドング 290−6

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板上にトレンチ隔離を形成す
    る方法であり、 (a)前記シリコン基板の上部にシリコン酸化膜、シリ
    コン窒化膜、及びハードマスクを順次形成する段階と、 (b)前記シリコン基板の上部面の一部が露出されるよ
    うに、前記シリコン酸化膜、シリコン窒化膜、及びハー
    ドマスクをホトエッチングする段階と、 (c)前記露出されたシリコン基板をエッチングしてト
    レンチを形成する段階と、 (d)前記トレンチの内側壁に、1次側壁酸化工程によ
    り側壁シリコン酸化膜を形成する段階と、 (e)前記シリコン基板およびトレンチの内側壁上にP
    E−TEOS層を形成する段階と、 (f)前記側壁シリコン酸化膜を安定化させるため、2
    次側壁酸化工程を進行する段階と、 (g)前記トレンチの内部をO3−TEOS層で充填
    し、前記O3−TEOS層の上部にPE−TEOS層を
    形成する段階と、 (h)前記シリコン基板の上部をアニーリングする段階
    とを含むことを特徴とするトレンチ隔離の形成方法。
  2. 【請求項2】 前記1次側壁酸化工程および2次側壁酸
    化工程は、熱酸化工程であることを特徴とする請求項1
    に記載のトレンチ隔離の形成方法。
  3. 【請求項3】 前記熱酸化工程は、600℃〜1200
    ℃の温度で進行されることを特徴とする請求項2に記載
    のトレンチ隔離の形成方法。
  4. 【請求項4】 前記熱酸化工程は、O2ガス、O2とHC
    lとの混合ガス、またはH2とO2との反応ガスのような
    酸化剤を用いることを特徴とする請求項2または請求項
    3に記載のトレンチ隔離の形成方法。
  5. 【請求項5】 前記(f)段階以後、前記側壁シリコン
    酸化膜を安定化させるために、アニーリング段階をさら
    に含むことを特徴とする請求項1に記載のトレンチ隔離
    の形成方法。
  6. 【請求項6】 前記アニーリング段階は、600℃〜1
    200℃の窒素ガス雰囲気下で約60分間進行されるこ
    とを特徴とする請求項5に記載のトレンチ隔離の形成方
    法。
  7. 【請求項7】 前記トレンチを形成する段階(c)は、
    反応性イオンエッチング段階であることを特徴とする請
    求項1に記載のトレンチ隔離の形成方法。
  8. 【請求項8】 前記(c)段階において、前記トレンチ
    は少なくとも0.5μm以上の深さを有することを特徴
    とする請求項1または請求項7に記載のトレンチ隔離の
    形成方法。
  9. 【請求項9】 前記PE−TEOS層を形成する段階
    (e)は、 (e1)前記シリコン基板およびトレンチの内側壁上
    に、PE−TEOS層を蒸着する段階と、 (e2)前記トレンチの入口を広げるため、前記トレン
    チの入口に近接するPE−TEOS層を平坦化する段階
    とを含むことを特徴とする請求項1に記載のトレンチ隔
    離の形成方法。
  10. 【請求項10】 前記PE−TEOS層を蒸着する段階
    (e1)は、常圧化学的気相蒸着段階であることを特徴
    とする請求項9に記載のトレンチ隔離の形成方法。
  11. 【請求項11】 前記PE−TEOS層を平坦化する段
    階(e2)は、アルゴンエッチ−バック工程段階である
    ことを特徴とする請求項9に記載のトレンチ隔離の形成
    方法。
  12. 【請求項12】 前記アルゴンエッチ−バック工程によ
    り、前記PE−TEOS層の表面に形成された不純物を
    除去して、前記(g)段階で形成されるO3−TEOS
    層との良好な相互結合力を維持するため、前記PE−T
    EOS層の表面をNH3プラズマ処理する段階をさらに
    含むことを特徴とする請求項11に記載のトレンチ隔離
    の形成方法。
  13. 【請求項13】 前記O3−TEOS層およびPE−T
    EOS層を形成する段階(g)は、常圧化学的気相蒸着
    段階であることを特徴とする請求項1に記載のトレンチ
    隔離の形成方法。
  14. 【請求項14】 前記アニーリング段階(h)は、約1
    050℃の窒素ガス雰囲気下で約60分間進行されるこ
    とを特徴とする請求項1に記載のトレンチ隔離の形成方
    法。
  15. 【請求項15】 シリコン基板上にトレンチ隔離を形成
    する方法であり、 (a)前記シリコン基板の上部にシリコン酸化膜、シリ
    コン窒化膜、及びハードマスクを順次形成する段階と、 (b)前記シリコン基板の上部面の一部が露出されるよ
    うに、前記シリコン酸化膜、シリコン窒化膜、及びハー
    ドマスクをホトエッチングする段階と、 (c)前記露出されたシリコン基板をエッチングしてト
    レンチを形成する段階と、 (d)前記トレンチの内側壁に、1次側壁酸化工程によ
    り側壁シリコン酸化膜を形成する段階と、 (e)前記シリコン基板およびトレンチの内側壁上にP
    E−TEOS層を形成する段階と、 (f)前記側壁シリコン酸化膜を安定化させるため、ア
    ニーリングする段階と、 (g)前記トレンチの内部をO3−TEOS層で充填
    し、前記O3−TEOS層の上部にPE−TEOS層を
    形成する段階と、 (h)前記シリコン基板の上部をアニーリングする段階
    とを含むことを特徴とするトレンチ隔離の形成方法。
  16. 【請求項16】 前記アニーリング段階(f)は、60
    0℃〜1200℃の窒素ガス雰囲気下で進行されること
    を特徴とする請求項15に記載のトレンチ隔離の形成方
    法。
  17. 【請求項17】 前記(f)段階以後、前記側壁シリコ
    ン酸化膜を安定化させるために、2次側壁酸化段階をさ
    らに含むことを特徴とする請求項15に記載のトレンチ
    隔離の形成方法。
  18. 【請求項18】 前記酸化工程は、熱酸化工程であるこ
    とを特徴とする請求項15または請求項17に記載のト
    レンチ隔離の形成方法。
  19. 【請求項19】 前記熱酸化工程は、600℃〜120
    0℃の温度で進行されることを特徴とする請求項18に
    記載のトレンチ隔離の形成方法。
  20. 【請求項20】 前記熱酸化工程は、O2ガス、O2とH
    Clとの混合ガス、またはH2とO2との反応ガスのよう
    な酸化剤を用いることを特徴とする請求項19に記載の
    トレンチ隔離の形成方法。
  21. 【請求項21】 前記トレンチを形成する段階(c)
    は、反応性イオンエッチング段階であることを特徴とす
    る請求項15に記載のトレンチ隔離の形成方法。
  22. 【請求項22】 前記(c)段階において、前記トレン
    チは少なくとも0.5μm以上の深さを有することを特
    徴とする請求項15または請求項21に記載のトレンチ
    隔離の形成方法。
  23. 【請求項23】 前記PE−TEOS層を形成する段階
    (e)は、 (e1)前記シリコン基板およびトレンチの内側壁上
    に、PE−TEOS層を蒸着する段階と、 (e2)前記トレンチの入口を広げるため、前記トレン
    チの入口に近接するPE−TEOS層を平坦化する段階
    とを含むことを特徴とする請求項15に記載のトレンチ
    隔離の形成方法。
  24. 【請求項24】 前記PE−TEOS層を蒸着する段階
    (e1)は、常圧化学的気相蒸着段階であることを特徴
    とする請求項23に記載のトレンチ隔離の形成方法。
  25. 【請求項25】 前記PE−TEOS層を平坦化する段
    階(e2)は、アルゴンエッチ−バック工程段階である
    ことを特徴とする請求項23に記載のトレンチ隔離の形
    成方法。
  26. 【請求項26】 前記アルゴンエッチ−バック工程によ
    り、前記PE−TEOS層の表面に形成された不純物を
    除去して、前記(g)段階で形成されるO3−TEOS
    層との良好な相互結合力を維持するために、前記PE−
    TEOS層の表面をNH3プラズマ処理する段階をさら
    に含むことを特徴とする請求項25に記載にトレンチ隔
    離の形成方法。
  27. 【請求項27】 前記O3−TEOS層およびPE−T
    EOS層を形成する段階(g)は、常圧化学的気相蒸着
    段階であることを特徴とする請求項15に記載のトレン
    チ隔離の形成方法。
  28. 【請求項28】 前記アニーリング段階(h)は、約1
    050℃の窒素ガス雰囲気下で約60分間進行されるこ
    とを特徴とする請求項15に記載のトレンチ隔離の形成
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7318993B2 (en) 2001-12-21 2008-01-15 Infineon Technologies Ag Resistless lithography method for fabricating fine structures

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3691963B2 (ja) 1998-05-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
GB9915589D0 (en) * 1999-07-02 1999-09-01 Smithkline Beecham Plc Novel compounds
KR100327604B1 (ko) * 1999-09-22 2002-03-07 윤종용 트렌치 격리영역 형성방법
KR100355608B1 (ko) * 1999-12-30 2002-10-12 주식회사 하이닉스반도체 반도체장치의 소자분리막 형성방법
KR100363699B1 (ko) * 1999-12-31 2002-12-05 주식회사 하이닉스반도체 반도체장치의 제조방법
US6867143B1 (en) * 2000-06-22 2005-03-15 International Business Machines Corporation Method for etching a semiconductor substrate using germanium hard mask
KR100418475B1 (ko) * 2001-11-28 2004-02-11 동부전자 주식회사 반도체소자의 샐로우 트렌치 아이솔레이션 방법
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US7238588B2 (en) * 2003-01-14 2007-07-03 Advanced Micro Devices, Inc. Silicon buffered shallow trench isolation
US7422961B2 (en) * 2003-03-14 2008-09-09 Advanced Micro Devices, Inc. Method of forming isolation regions for integrated circuits
US6962857B1 (en) 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US6673696B1 (en) * 2003-01-14 2004-01-06 Advanced Micro Devices, Inc. Post trench fill oxidation process for strained silicon processes
US6921709B1 (en) 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7132054B1 (en) * 2004-09-08 2006-11-07 Sandia Corporation Method to fabricate hollow microneedle arrays
US20060234467A1 (en) * 2005-04-15 2006-10-19 Van Gompel Toni D Method of forming trench isolation in a semiconductor device
US20090085169A1 (en) * 2007-09-28 2009-04-02 Willy Rachmady Method of achieving atomically smooth sidewalls in deep trenches, and high aspect ratio silicon structure containing atomically smooth sidewalls
CN103137540B (zh) * 2011-11-29 2015-02-04 上海华虹宏力半导体制造有限公司 Rfldmos的厚隔离介质层结构的制造方法
CN102522363A (zh) * 2011-12-22 2012-06-27 上海华虹Nec电子有限公司 深槽隔离结构的制造方法
KR101917392B1 (ko) * 2012-04-19 2018-11-09 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
CN103035514B (zh) * 2012-05-16 2015-04-08 上海华虹宏力半导体制造有限公司 Rfldmos中形成厚氧化硅隔离层的制造方法
US9437472B2 (en) * 2014-02-27 2016-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor line feature and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5679599A (en) * 1995-06-22 1997-10-21 Advanced Micro Devices, Inc. Isolation using self-aligned trench formation and conventional LOCOS
KR100195208B1 (ko) * 1996-04-15 1999-06-15 윤종용 반도체 장치의 소자분리막 형성 방법
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
US5869384A (en) * 1997-03-17 1999-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer
US5726090A (en) * 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7318993B2 (en) 2001-12-21 2008-01-15 Infineon Technologies Ag Resistless lithography method for fabricating fine structures

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