JPH02142117A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02142117A JPH02142117A JP29523588A JP29523588A JPH02142117A JP H02142117 A JPH02142117 A JP H02142117A JP 29523588 A JP29523588 A JP 29523588A JP 29523588 A JP29523588 A JP 29523588A JP H02142117 A JPH02142117 A JP H02142117A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の製造方法に関し、特に素子
分離に関するものである。
分離に関するものである。
半導体集積回路の素子分離において、最も一般的なもの
として、Ｌ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔ
ｉｏｎｏｆ ５ｉｌｉｃｏｎ）法と呼ばれるものがある
。以下、これを図について説明する。第２図において、
■はシリコン基板、２はシリコン酸化膜、３はシリコン
窒化ｎり、４は層反転防止用の注入層、５はフィルド酸
化膜、６はバードズ・ピーク（鳥の口ばしの形状部）で
ある。
として、Ｌ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔ
ｉｏｎｏｆ ５ｉｌｉｃｏｎ）法と呼ばれるものがある
。以下、これを図について説明する。第２図において、
■はシリコン基板、２はシリコン酸化膜、３はシリコン
窒化ｎり、４は層反転防止用の注入層、５はフィルド酸
化膜、６はバードズ・ピーク（鳥の口ばしの形状部）で
ある。
次にこの半導体集積回路の製造方法について説明する。
第２図（ａ）はシリコン基板ｌにストレス緩和用のシリ
コン酸化膜２を形成した後、このシリコン酸化膜２上に
シリコン窒化膜３を堆積する。
コン酸化膜２を形成した後、このシリコン酸化膜２上に
シリコン窒化膜３を堆積する。
第２図（ｂ）は写真製版より、所望の所にフォトレジス
トをパターニングし、シリコン窒化膜３をプラズマエツ
チングにより除去し、層反転防止用のイオン注入を、フ
ォトレジストをマスクにして行った後、そのフォトレジ
ストを除去した所である。
トをパターニングし、シリコン窒化膜３をプラズマエツ
チングにより除去し、層反転防止用のイオン注入を、フ
ォトレジストをマスクにして行った後、そのフォトレジ
ストを除去した所である。
ついで、第２図（Ｃ１は熱酸化を行いフィールド酸化膜
５を形成した後、熱リン酸などによってシリコン窒化膜
３を除去したものである。この第２図（Ｃ）に示すよう
にシリコン窒化膜３があった部分にバドズ・ビーク６が
成長する。第２図（ｂ）のシリコン窒化膜３のプラズマ
エツチングによって作られた分離酸化膜（フィールド酸
化膜５）は分離技術としてよく使われているものである
が、近年増々微細化が進むにつれて、第２図（Ｃ）に示
されているように、バードズ・ビーク６と呼ばれる領域
が問題となってきた。特に１μｍレベルの半導体集積回
路になる分離幅を小さ（作ることが重要である。
５を形成した後、熱リン酸などによってシリコン窒化膜
３を除去したものである。この第２図（Ｃ）に示すよう
にシリコン窒化膜３があった部分にバドズ・ビーク６が
成長する。第２図（ｂ）のシリコン窒化膜３のプラズマ
エツチングによって作られた分離酸化膜（フィールド酸
化膜５）は分離技術としてよく使われているものである
が、近年増々微細化が進むにつれて、第２図（Ｃ）に示
されているように、バードズ・ビーク６と呼ばれる領域
が問題となってきた。特に１μｍレベルの半導体集積回
路になる分離幅を小さ（作ることが重要である。
そのため、様々な改良が加えられてきたがいずれも、短
いバードズ・ビーク６とシリコン基板ｌへのストレスと
が二律相反する所があり、中々うまおける分離技術では
バードズ・ピークのために幅の狭い分離酸化膜を作るの
が困難であるという問題点があった。
いバードズ・ビーク６とシリコン基板ｌへのストレスと
が二律相反する所があり、中々うまおける分離技術では
バードズ・ピークのために幅の狭い分離酸化膜を作るの
が困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、原理的には０．１μｍ以下の分離酸化膜を提
供することができる半導体集積回路の製造方法を得るこ
とを目的とする。
たもので、原理的には０．１μｍ以下の分離酸化膜を提
供することができる半導体集積回路の製造方法を得るこ
とを目的とする。
この発明に係る半導体集積回路の製造方法は、シリコン
基板１上にシリコン酸化膜７を形成し、そのシリコン酸
化）１９７を所望の幅にエツチングし、分ＭｆＩｌ化膜
７Ａとなる部分を残した後、その分離酸化膜７Ａを埋め
込むようにシリコン基板１をエピタキシャル成長させる
ことを特徴とするものである。
基板１上にシリコン酸化膜７を形成し、そのシリコン酸
化）１９７を所望の幅にエツチングし、分ＭｆＩｌ化膜
７Ａとなる部分を残した後、その分離酸化膜７Ａを埋め
込むようにシリコン基板１をエピタキシャル成長させる
ことを特徴とするものである。
Ｃ作用）
この製造方法において、シリコン基板１上に形成された
シリコン酸化膜７は所望の幅にエツチングされ、これに
より、分離酸化膜７Ａがシリコン基板１上に残り、シリ
コン基板１をエピタキシャル成長させることにより分離
酸化膜７Ａが埋め込まれる。
シリコン酸化膜７は所望の幅にエツチングされ、これに
より、分離酸化膜７Ａがシリコン基板１上に残り、シリ
コン基板１をエピタキシャル成長させることにより分離
酸化膜７Ａが埋め込まれる。
以下、この発明の一実施例を図について説明する。
第１図において、１はシリコン基板、４は層反転防止用
の注入層、７はシリコン酸化膜、７Ａば分離酸化膜、８
はエピタキシャル層である。第１図（ａ）はシリコン基
板１に比較的厚いシリコン酸化膜７を熱酸化により形成
した所である。第１図（ｂｌは写真製版技術により、フ
ォトレジス！・をパタニングした後、シリコン酸化膜７
をプラズマエツチングにより異方的にエツチングし分離
酸化膜７Ａを残す。この時のシリコン酸化膜７の幅が分
離幅となる。ついで、第１図（Ｃ１のようにシリコン基
板１のエピタキシャル成長により、エピタキシャル層８
を形成する。このとき、シリコンエピタキシャルＮ８は
分Ｍ酸化膜７Ａよりも若干薄くなるように設定してお（
。つまり、分離酸化膜７Ａはエピタキシャル層８より厚
く、頭を出している状態に設定する。引き続いて、第１
図（ｄ）のように層反転防止用の注入層４をシリコン基
板１の上部に高エネルギー注入により形成した後、所定
の温度でアニールする。その後、このエピタキシャル層
８内に半導体集積回路の素子を形成する。このようにし
て、作られた分離酸化膜は写真製版によって作られる幅
により、幅が決定されるので、原理的にば幅０．１μｍ
以下の分離酸化膜も作ることが可能である。
の注入層、７はシリコン酸化膜、７Ａば分離酸化膜、８
はエピタキシャル層である。第１図（ａ）はシリコン基
板１に比較的厚いシリコン酸化膜７を熱酸化により形成
した所である。第１図（ｂｌは写真製版技術により、フ
ォトレジス！・をパタニングした後、シリコン酸化膜７
をプラズマエツチングにより異方的にエツチングし分離
酸化膜７Ａを残す。この時のシリコン酸化膜７の幅が分
離幅となる。ついで、第１図（Ｃ１のようにシリコン基
板１のエピタキシャル成長により、エピタキシャル層８
を形成する。このとき、シリコンエピタキシャルＮ８は
分Ｍ酸化膜７Ａよりも若干薄くなるように設定してお（
。つまり、分離酸化膜７Ａはエピタキシャル層８より厚
く、頭を出している状態に設定する。引き続いて、第１
図（ｄ）のように層反転防止用の注入層４をシリコン基
板１の上部に高エネルギー注入により形成した後、所定
の温度でアニールする。その後、このエピタキシャル層
８内に半導体集積回路の素子を形成する。このようにし
て、作られた分離酸化膜は写真製版によって作られる幅
により、幅が決定されるので、原理的にば幅０．１μｍ
以下の分離酸化膜も作ることが可能である。
なお、上記の実施例では層反転防止用の注入層を分離酸
化膜形成後に設けたが、これはＮチャ子ルＭＯ５形半導
体集積回路については特に必要であるが、ＰチャネルＭ
Ｏ３形半導体集積回路については必ずしも必要ではない
。しかしながら、この場合、層反転防止用の注入層ば、
ＭＯＳダイナミックＲＡＭのソフトエラー防止用の注入
層としても利用することができる。
化膜形成後に設けたが、これはＮチャ子ルＭＯ５形半導
体集積回路については特に必要であるが、ＰチャネルＭ
Ｏ３形半導体集積回路については必ずしも必要ではない
。しかしながら、この場合、層反転防止用の注入層ば、
ＭＯＳダイナミックＲＡＭのソフトエラー防止用の注入
層としても利用することができる。
以上のように本発明によれば、シリコン基板上にシリコ
ン酸化膜を形成し、そのシリコン酸化膜を所望の幅にエ
ツチングし、分離酸化膜となる部分を残した後、その分
離酸化膜を埋め込むようζこシリコン基板をエピタキシ
ャル成長させるようにしたので、従来のようなバードズ
・ピークが生ぜず、原理的には０．１μｍ以下の分離酸
化膜を提供でき、これにより集積化の向」二を図れると
いう効果が得られる。
ン酸化膜を形成し、そのシリコン酸化膜を所望の幅にエ
ツチングし、分離酸化膜となる部分を残した後、その分
離酸化膜を埋め込むようζこシリコン基板をエピタキシ
ャル成長させるようにしたので、従来のようなバードズ
・ピークが生ぜず、原理的には０．１μｍ以下の分離酸
化膜を提供でき、これにより集積化の向」二を図れると
いう効果が得られる。
第１図（−１）〜（ｄ＋はこの発明の一実施例に係る半
導体集積回路の製造方法を説明するための図、第２図（
ａｌ〜（Ｃ）は従来の半導体集積回路の製造方法を説明
するための図である。 １・・・シリコン基板、７・・・シリコン酸化膜、７Ａ
・・・分離酸化膜、８・・・エピタキシャル層。
導体集積回路の製造方法を説明するための図、第２図（
ａｌ〜（Ｃ）は従来の半導体集積回路の製造方法を説明
するための図である。 １・・・シリコン基板、７・・・シリコン酸化膜、７Ａ
・・・分離酸化膜、８・・・エピタキシャル層。
Claims (1)
- シリコン基板上にシリコン酸化膜を形成し、そのシリコ
ン酸化膜を所望の幅にエッチングして分離酸化膜となる
部分を残した後、その分離酸化膜を埋め込むようにシリ
コン基板をエピタキシャル成長させることを特徴とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29523588A JPH02142117A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29523588A JPH02142117A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02142117A true JPH02142117A (ja) | 1990-05-31 |
Family
ID=17817967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29523588A Pending JPH02142117A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015975A (ja) * | 1984-06-21 | 1985-01-26 | ア−ルシ−エ− コ−ポレ−ション | Ｍｏｓｆｅｔを製造する方法 |
| JPS6021560A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6060716A (ja) * | 1983-09-14 | 1985-04-08 | Nec Corp | 半導体基板の製造方法 |
| JPS6076446A (ja) * | 1983-09-30 | 1985-04-30 | Toyoda Gosei Co Ltd | ステアリングホイ−ル |
-
1988
- 1988-11-22 JP JP29523588A patent/JPH02142117A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021560A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6060716A (ja) * | 1983-09-14 | 1985-04-08 | Nec Corp | 半導体基板の製造方法 |
| JPS6076446A (ja) * | 1983-09-30 | 1985-04-30 | Toyoda Gosei Co Ltd | ステアリングホイ−ル |
| JPS6015975A (ja) * | 1984-06-21 | 1985-01-26 | ア−ルシ−エ− コ−ポレ−ション | Ｍｏｓｆｅｔを製造する方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US7985642B2 (en) | 2004-07-15 | 2011-07-26 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8173502B2 (en) | 2004-07-15 | 2012-05-08 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| US9607986B2 (en) | 2005-12-23 | 2017-03-28 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
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