JPS61219148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61219148A JPS61219148A JP5984785A JP5984785A JPS61219148A JP S61219148 A JPS61219148 A JP S61219148A JP 5984785 A JP5984785 A JP 5984785A JP 5984785 A JP5984785 A JP 5984785A JP S61219148 A JPS61219148 A JP S61219148A
- Authority
- JP
- Japan
- Prior art keywords
- nitride film
- polysilicon layer
- element isolation
- semiconductor substrate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法、特にＭＯＳトランジス
タの素子分離領域を形成するための半導体装置の製造方
法に関する。
タの素子分離領域を形成するための半導体装置の製造方
法に関する。
半導体基板上に形成された複数の素子を分離するために
、素子分離領域に酸化膜を形成することが一般に行われ
ている。第２図は従来のこの素子分離領域の形成方法の
一例を示す工程図である。
、素子分離領域に酸化膜を形成することが一般に行われ
ている。第２図は従来のこの素子分離領域の形成方法の
一例を示す工程図である。
まず第２図（ａ）に示すように、半導体基板１上に酸化
膜２および窒化膜３を形成する。続いて第２図（ｂ）に
示すように、素子分離領域となるべ′き部分の窒化１ｌ
１３をフォトエツチングにより除去し、このエツチング
により露出した部分を酸化し、第２図（Ｃ）に示すよう
に素子分離用酸化膜４を形成する。
膜２および窒化膜３を形成する。続いて第２図（ｂ）に
示すように、素子分離領域となるべ′き部分の窒化１ｌ
１３をフォトエツチングにより除去し、このエツチング
により露出した部分を酸化し、第２図（Ｃ）に示すよう
に素子分離用酸化膜４を形成する。
しかしながら、この方法では窒化膜３によるマスクが完
全にはなされず、第２図（Ｃ）に示すようにマスクされ
ている部分も多少酸化を受け、バーズビーク部４′が生
ずることになる。このため、フォトエツチング工程で設
定した素子分離領域の幅ρは実際には２Δｇだけ伸びて
しまうことになり、素子形成領域５の幅Ｗは第２図（ｄ
）に示すように逆に２ΔＷだけ狭くなってしまう。
全にはなされず、第２図（Ｃ）に示すようにマスクされ
ている部分も多少酸化を受け、バーズビーク部４′が生
ずることになる。このため、フォトエツチング工程で設
定した素子分離領域の幅ρは実際には２Δｇだけ伸びて
しまうことになり、素子形成領域５の幅Ｗは第２図（ｄ
）に示すように逆に２ΔＷだけ狭くなってしまう。
そこで近年、このバーズビークの侵入を止めるために第
３図に示すような方法が提案されている。
３図に示すような方法が提案されている。
（例えば日経エレクトロニクス１９８２年３月２９日号
９６頁）。即ち、第３図（ａ）に示すように、半導体基
板１上に酸化膜２および窒化膜３を形成し、同図（ｂ）
に示すように、素子分離領域となるべき部分の窒化膜３
および酸化膜２をフォトエツチングにより除去ザる。続
いて第３図（Ｃ）に示すようにこれらの上に更に別の窒
化膜６を堆積させ、この窒化膜６を同図（ｄ）に示す。
９６頁）。即ち、第３図（ａ）に示すように、半導体基
板１上に酸化膜２および窒化膜３を形成し、同図（ｂ）
に示すように、素子分離領域となるべき部分の窒化膜３
および酸化膜２をフォトエツチングにより除去ザる。続
いて第３図（Ｃ）に示すようにこれらの上に更に別の窒
化膜６を堆積させ、この窒化膜６を同図（ｄ）に示す。
ように異方性エツチングによって、基板に対し垂直方向
にエツチング除去する。結局、窒化膜６は窒化膜壁部６
′だけが残ることになる。最後にこのエツチングにより
露出した部分を酸化し、第３図（ｅ）に示すように素子
分離用酸化膜４を形成する。この酸化工程では窒化膜壁
部６′の存在によりバーズビークの侵入がおさえられる
。
にエツチング除去する。結局、窒化膜６は窒化膜壁部６
′だけが残ることになる。最後にこのエツチングにより
露出した部分を酸化し、第３図（ｅ）に示すように素子
分離用酸化膜４を形成する。この酸化工程では窒化膜壁
部６′の存在によりバーズビークの侵入がおさえられる
。
一般にシリコンの基板とその窒化膜とでは熱膨張率が異
なる。従って形成する窒化膜の層が厚くなればなる程、
温度変化によって生ずる応力歪が大きくなり、欠陥が発
生する率が高くなる。欠陥の発生を抑えるためには窒化
膜を薄く形成すればよいが、窒化膜を薄クシた場合には
窒化膜壁部６′の厚みも小さくなるため、バーズビーク
の侵入を十分抑えることができなくなる。従って窒化膜
は欠陥が発生する程までには厚くないが、バーズビーク
の侵入を抑えるのに十分な厚みは必要となる。即ち、各
半導体装置についてそれぞれ最適な厚みをもった窒化膜
を形成しなくてはならない。
なる。従って形成する窒化膜の層が厚くなればなる程、
温度変化によって生ずる応力歪が大きくなり、欠陥が発
生する率が高くなる。欠陥の発生を抑えるためには窒化
膜を薄く形成すればよいが、窒化膜を薄クシた場合には
窒化膜壁部６′の厚みも小さくなるため、バーズビーク
の侵入を十分抑えることができなくなる。従って窒化膜
は欠陥が発生する程までには厚くないが、バーズビーク
の侵入を抑えるのに十分な厚みは必要となる。即ち、各
半導体装置についてそれぞれ最適な厚みをもった窒化膜
を形成しなくてはならない。
ところが第３図（Ｃ）に示すように、窒化Ｉｌ！６は段
差をもって形成されるため、厚みの制御、特に図の水平
方向の厚みの制御は非常に困難である。
差をもって形成されるため、厚みの制御、特に図の水平
方向の厚みの制御は非常に困難である。
従って第３図（ｄ）における窒化膜壁部６′の厚みを所
望の厚みとすることが困難となる。このため、従来の方
法では欠陥を発生させることなくしかもバーズビークの
発生を充分抑制することが非・常に困難であった。
望の厚みとすることが困難となる。このため、従来の方
法では欠陥を発生させることなくしかもバーズビークの
発生を充分抑制することが非・常に困難であった。
そこで本発明は半導体基板に欠陥を発生させることなく
、しかもバーズビークの発生を十分抑制して素子分離領
域を形成させることができる半導体装置のＷＪ造方法を
提供することを目的とする。
、しかもバーズビークの発生を十分抑制して素子分離領
域を形成させることができる半導体装置のＷＪ造方法を
提供することを目的とする。
（発明の概要〕
本発明の特徴は、半導体基板上に酸化膜を形成し、この
上に第１の窒化膜を形成し、第１の窒化膜および酸化膜
のうち少なくとも素子分離領域とすべき所定領域内をエ
ツチングにより除去し、この上に第２の窒化膜を形成し
、更にその上にポリシリコン層を形成し、このポリシリ
コン層および第２の窒化膜を異方性エツチングにより半
導体基板に対し略垂直方向に除去し、所定領域の境界部
分だけにポリシリコン層および第２の窒化膜が残るよう
にし、半導体基板の所定領域の表面部分を酸化して素子
分離用酸化膜を形成することにより、半導体基板に欠陥
を発生させることなく、しかもバーズビークの発生を十
分抑制して素子分離領域を形成できるようにした点にあ
る。
上に第１の窒化膜を形成し、第１の窒化膜および酸化膜
のうち少なくとも素子分離領域とすべき所定領域内をエ
ツチングにより除去し、この上に第２の窒化膜を形成し
、更にその上にポリシリコン層を形成し、このポリシリ
コン層および第２の窒化膜を異方性エツチングにより半
導体基板に対し略垂直方向に除去し、所定領域の境界部
分だけにポリシリコン層および第２の窒化膜が残るよう
にし、半導体基板の所定領域の表面部分を酸化して素子
分離用酸化膜を形成することにより、半導体基板に欠陥
を発生させることなく、しかもバーズビークの発生を十
分抑制して素子分離領域を形成できるようにした点にあ
る。
以下本発明を第１図に示す実施例に基づいて説明する。
まず、第１図（ａ）のように半導体基板１上に酸化膜２
および窒化膜３を形成した後、同図（ｂ）に示すように
素子分離領域となるべき部分の窒化膜３および酸化膜２
の一部分をフォトエツチングにより除去する。以上の工
程は従来の方法と全く同様である。続いて第１図（Ｃ）
に示すように別な窒化膜６をこの上に堆積させる。これ
は通常のＣＶＤ法等の方法によればよい。このとき、窒
化膜６の膜厚は従来の方法における膜厚より簿くする。
および窒化膜３を形成した後、同図（ｂ）に示すように
素子分離領域となるべき部分の窒化膜３および酸化膜２
の一部分をフォトエツチングにより除去する。以上の工
程は従来の方法と全く同様である。続いて第１図（Ｃ）
に示すように別な窒化膜６をこの上に堆積させる。これ
は通常のＣＶＤ法等の方法によればよい。このとき、窒
化膜６の膜厚は従来の方法における膜厚より簿くする。
次に第１図（ｄ＞に示すように、この窒化膜６の上に更
にポリシリコン層７を形成させる。これも通常のＣＶＤ
法を用いればよい。一般にポリシリコン層の厚みは窒化
膜の厚みより制御が容易であり、はぼ所望の厚みのポリ
シリコン層７が形成できる。
にポリシリコン層７を形成させる。これも通常のＣＶＤ
法を用いればよい。一般にポリシリコン層の厚みは窒化
膜の厚みより制御が容易であり、はぼ所望の厚みのポリ
シリコン層７が形成できる。
ここで、素子分離領域となるべき部分のポリシリコン層
７および窒化膜６をエツチングにより除去するが、この
とき該領域の境界部分にはポリシリコン層７の一部と窒
化膜６の一部とが残るようにする。このためには異方性
エツチングを行い、半導体基板に対し垂直方向にエツチ
ングが進行するようにすればよい。例えばＲＩＥ法によ
って、まずポリシリコン層７をエツチングし、残ったポ
リシリコン層７をマスクとして窒化ｇ！６をエツチング
除去すればよい。このエツチングにより第１図（ｅ）に
示すように窒化膜壁部６′とポリシリコン層壁部７′と
が残ることになる。ここでポリシリコン層壁部７′の厚
みは所望の厚みとなっている。最後に第１図（ｅ）に示
すように、エツチングによって露出した半導体基板１の
表面を酸化し、素子分離用酸化膜４を形成する。このよ
うにして、ポリシリコン層７の厚みを最適のものにする
ように制御して、素子分離領域を形成させるため、半導
体基板に欠陥が生ずる程の応力歪は発生せず、しかもバ
ーズビークの発生も十分抑制できることになる。
７および窒化膜６をエツチングにより除去するが、この
とき該領域の境界部分にはポリシリコン層７の一部と窒
化膜６の一部とが残るようにする。このためには異方性
エツチングを行い、半導体基板に対し垂直方向にエツチ
ングが進行するようにすればよい。例えばＲＩＥ法によ
って、まずポリシリコン層７をエツチングし、残ったポ
リシリコン層７をマスクとして窒化ｇ！６をエツチング
除去すればよい。このエツチングにより第１図（ｅ）に
示すように窒化膜壁部６′とポリシリコン層壁部７′と
が残ることになる。ここでポリシリコン層壁部７′の厚
みは所望の厚みとなっている。最後に第１図（ｅ）に示
すように、エツチングによって露出した半導体基板１の
表面を酸化し、素子分離用酸化膜４を形成する。このよ
うにして、ポリシリコン層７の厚みを最適のものにする
ように制御して、素子分離領域を形成させるため、半導
体基板に欠陥が生ずる程の応力歪は発生せず、しかもバ
ーズビークの発生も十分抑制できることになる。
なお、第１図（ｂ）に示す工程において、素子分離領域
となるべき部分の酸化膜２および窒化膜３のすべてをエ
ツチングによって除去しているが、酸化膜２の下層部分
を一部残すようにしてもよい。
となるべき部分の酸化膜２および窒化膜３のすべてをエ
ツチングによって除去しているが、酸化膜２の下層部分
を一部残すようにしてもよい。
以上のとおり本発明によれば、素子分離領域を形成する
半導体装置の製造方法において、素子分離領域の境界部
分を最適の厚みをもったポリシリコン層で保護するよう
にしたため、半導体基板に欠陥を発生させることなく、
しかもバーズビークの発生を十分抑制することができる
。
半導体装置の製造方法において、素子分離領域の境界部
分を最適の厚みをもったポリシリコン層で保護するよう
にしたため、半導体基板に欠陥を発生させることなく、
しかもバーズビークの発生を十分抑制することができる
。
第１図は本発明に係る半導体装置の製造方法の一実施例
の工程図、第２図および第３図は従来の半導体装置の製
造方法の工程図である。 １・・・半導体基板、２・・・酸化膜、３・・・窒化膜
、４・・・素子分離用酸化膜、４′・・・バーズビーク
、５・・・素子形成領域、６・・・窒化膜、６′・・・
窒化膜壁部、７・・・シリコン層、７′・・・シリコン
層壁部。 出願人代理人 猪 股 清 第１図 （ｂ） （ｅ） （ｃ） （ｆ） 第２図 （ａ） （ｄ） 第３図 （ａ）
の工程図、第２図および第３図は従来の半導体装置の製
造方法の工程図である。 １・・・半導体基板、２・・・酸化膜、３・・・窒化膜
、４・・・素子分離用酸化膜、４′・・・バーズビーク
、５・・・素子形成領域、６・・・窒化膜、６′・・・
窒化膜壁部、７・・・シリコン層、７′・・・シリコン
層壁部。 出願人代理人 猪 股 清 第１図 （ｂ） （ｅ） （ｃ） （ｆ） 第２図 （ａ） （ｄ） 第３図 （ａ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に酸化膜を形成し、この上に第１の窒
化膜を形成し、前記第１の窒化膜および前記酸化膜のう
ち少なくとも素子分離領域とすべき所定領域内をエッチ
ングにより除去し、この上に第２の窒化膜を形成し、更
にその上にポリシリコン層を形成し、前記ポリシリコン
層および前記第２の窒化膜を異方性エッチングにより前
記半導体基板に対し略垂直方向に除去し、前記所定領域
の境界部分だけに前記ポリシリコン層および前記第２の
窒化膜が残るようにし、前記半導体基板の前記所定領域
の表面部分を酸化して素子分離用酸化膜を形成すること
を特徴とする半導体装置の製造方法。 ２、第２の窒化膜をＣＶＤ法により形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 ３、ポリシリコン層をＣＶＤ法により形成することを特
徴とする特許請求の範囲第１項または第２項記載の半導
体装置の製造方法。 ４、異方性エッチングをＲＩＥ法によつて行うことを特
徴とする特許請求の範囲第１項乃至第３項のいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5984785A JPS61219148A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5984785A JPS61219148A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219148A true JPS61219148A (ja) | 1986-09-29 |
Family
ID=13125003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5984785A Pending JPS61219148A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| KR100266024B1 (ko) * | 1997-12-24 | 2000-09-15 | 김영환 | 반도체장치의소자격리방법 |
-
1985
- 1985-03-25 JP JP5984785A patent/JPS61219148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| US5963820A (en) * | 1995-10-11 | 1999-10-05 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| KR100266024B1 (ko) * | 1997-12-24 | 2000-09-15 | 김영환 | 반도체장치의소자격리방법 |
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