KR100266024B1 - 반도체장치의소자격리방법 - Google Patents

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Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 상의 소정 부분에 하드마스크을 형성하고 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판에 홈을 형성하여 활성영역과 필드영역을 한정하는 공정과, 상기 하드마스크층을 제거하고 적어도 상기 홈의 측면에 바닥면이 노출되도록 산화방지층을 형성하는 공정과, 상기 홈의 바닥면에 열산화에 의해 산화막을 형성하는 공정을 구비한다. 따라서, 필드산화막 형성시 버즈빅에 의해 소자영역이 감소되는 것을 방지할 수 있다.

Description

반도체장치의 소자격리방법
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 버즈빅(bird's beak)을 감소시킬 수 있는 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 필드영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer oxide)을 형성하고 산화시켜 필드영역으로 이용되는 필드산화막를 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 마스크층(15) 및 버퍼산화막(13)을 선택적으로 제거하여 필드영역(f1)과 활성영역(a1)을 한정한다.
도 1b를 참조하면, 반도체기판(11)의 노출된 필드영역(f1)을 산화하여 소정 두께의 필드산화막(17)을 형성한다. 이 때, 반도체기판(11)의 활성영역(a1)은 마스크층(15)에 의해 산화되지 않는다.
도 1c를 참조하면, 마스크층(15) 및 버퍼산화막(13)을 반도체기판(11)의 활성영역(a1)이 노출되도록 순차적으로 습식식각하여 제거한다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 필드산화막 형성시 마스크층 하부에도 산화되어 버즈빅이 형성되어 소자영역이 감소되는 문제점이 있었다.
따라서, 본 발명의 목적은 버즈빅에 의해 소자영역이 감소되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상의 소정 부분에 하드마스크을 형성하고 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판에 홈을 형성하여 활성영역과 필드영역을 한정하는 공정과, 상기 하드마스크층을 제거하고 적어도 상기 홈의 측면에 바닥면이 노출되도록 산화방지층을 형성하는 공정과, 상기 홈의 바닥면에 열산화에 의해 산화막을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도이다.
도 2a를 참조하면, 활성영역(a2)과 필드영역(f2)을 갖는 반도체기판(21) 상에 열산화 방법에 의해 하드마스크층(23)을 형성한다. 그리고, 하드마스크층(23)을 포토리쏘그래피 방법으로 반도체기판(21)의 필드영역(f2)을 노출시킨다.
하드마스크층(23)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 반응성 이온 식각(Reactive Ion Etching : 이하, RIE라 칭함) 또는 플라즈마식각 등의 이방성 식각 방법으로 식각하여 홈(25)을 형성한다.
도 2b를 참조하면, 하드마스크층(23)을 제거한다. 그리고, 홈(25)의 표면을 포함하는 반도체기판(21) 상에 산화실리콘 및 질화실리콘을 CVD 방법으로 증착하여 제 1 및 제 2 산화방지층(26)(27)을 형성한다.
제 1 및 제 2 산화방지층(26)(27)을 홈(25)의 바닥면이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 제 1 및 제 2 산화방지층(26)(27)을 식각할 때 반도체기판(21) 및 홈(27)의 측면이 노출 않도록 한다.
도 2c를 참조하면, 홈(25)의 노출된 바닥면을 열산화하여 필드산화막(29)을 형성한다. 이 때, 홈(25)과 제 1 및 제 2 산화방지층(26)(27)의 계면을 통해 산소가 반도체기판(21)으로 확산되어 필드산화막(29)은 측방향으로도 성장된다. 그러므로, 필드산화막(29) 형성시 버즈빅이 형성될 수도 있다. 그러나, 필드산화막(29) 형성시 버즈빅이 형성되더라도 반도체기판(21)의 표면 보다 낮은 곳에 형성되므로 소자영역(a2)의 면적이 감소되지 않는다.
도 2d를 참조하면, 제 2 및 제 1 산화방지층(27)(26)을 인산 등의 식각 용액가 불산 등의 식각 용액으로 순차적으로 제거하여 반도체기판(21)의 활성영역(a2)을 노출시킨다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체장치의 소자격리방법을 도시하는 공정도이다.
도 3a를 참조하면, 활성영역(a3)과 필드영역(f3)을 갖는 반도체기판(31) 상에 열산화 방법에 의해 하드마스크층(33)을 형성한다. 그리고, 하드마스크층(33)을 포토리쏘그래피 방법으로 반도체기판(31)의 필드영역(f3)을 노출시킨다.
하드마스크층(33)을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 RIE 또는 플라즈마식각 등의 이방성 식각 방법으로 식각하여 홈(35)을 형성한다.
도 3b를 참조하면, 하드마스크층(33)을 제거한다. 그리고, 홈(35)의 측면에 산화실리콘 및 질화실리콘으로 이루어진 측벽 형태의 제 1 및 제 2 산화방지층(37)(39)을 형성한다. 상기에서 제 1 및 제 2 산화방지층(37)(39)은 홈(35)을 포함하는 반도체기판(31) 상에 산화실리콘 및 질화실리콘을 CVD 방법으로 순차적으로 증착한 후 RIE 방법으로 반도체기판(31) 및 홈(37)의 바닥면이 노출되도록 에치백하므로써 형성된다.
도 3c를 참조하면, 홈(35)의 노출된 바닥면에 열산화하여 제 1 산화막(41)을 형성된다. 이 때, 반도체기판(31)의 표면도 산화되어 제 2 산화막(43)이 형성된다. 또한, 제 1 및 제 2 산화방지층(37)(39)은 홈(35)의 측면이 산화되는 것을 방지하여 제 1 산화막(41)이 측방향으로 성장되지 않도록 한다. 그러므로, 제 1 산화막(41)을 형성할 때 반도체기판(31)의 활성영역(a3)으로 버즈빅이 형성되지 않는다.
도 3d를 참조하면, 제 1 및 제 2 산화막(41)(43) 상에 산화실리콘을 CVD 방법으로 홈(35)이 채워지도록 증착하여 제 3 산화막(43)을 형성한다. 그리고, 제 2 산화막(43)이 제거되어 반도체기판(31)이 노출되도록 제 3 산화막(43)과 제 2 산화막(43)을 화학-기계적연마(Chemical-Mechanical Polishing) 방법 또는 RIE 방법으로 순차적으로 에치백한다. 상기에서 잔류하는 제 1 및 제 2 산화방지층(37)(39)과 제 1 및 제 3 산화막(41)(45)은 필드산화막(47)이 된다.
상기에서 제 1 산화막(41) 형성시 제 1 및 제 2 산화방지층(37)(39)에 의해 활성영역(a3)으로 버즈빅이 형성되지 않으므로 필드산화막(47)에 의해 소자영역(a3)의 면적이 감소되지 않는다.
따라서, 본 발명은 필드산화막 형성시 버즈빅에 의해 소자영역이 감소되는 것을 방지할 수 있는 잇점이 있다.

Claims (6)

  1. 반도체기판 상의 소정 부분에 하드마스크을 형성하고 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판에 홈을 형성하여 활성영역과 필드영역을 한정하는 공정과,
    상기 하드마스크층을 제거하는 공정과,
    상기 반도체기판 상에 홈의 바닥면을 노출시키고 상부 표면 및 측면을 감싸도록 2중의 산화방지층을 형성하는 공정과,
    상기 산화방지층을 마스크로 하여 상기 홈의 바닥면을 열산화시키어 산화막을 형성하는 공정과,
    상기 산화방지층을 제거하는 공정을 구비하는 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서,
    상기 산화방지층은 산화실리콘으로 이루어진 제 1 산화방지층과 질화실리콘으로 이루어진 제 2 산화방지층으로 이루어진 반도체장치의 소자격리방법.
  3. (삭제)
  4. 청구항 1에 있어서,
    상기 산화방지층은
    상기 반도체기판의 상부표면을 덮고, 상기 홈의 측면 및 바닥면을 노출시키도록 제 1산화방지층을 형성하는 공정과,
    상기 제 1산화방지층 측면에 측벽 형태로 잔류된 제 2산화방지층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 소자격리방법.
  5. 청구항 4에 있어서,
    상기 홈의 바닥면에 산화막을 형성할 때 상기 반도체기판의 노출된 표면에도 산화막을 형성하는 반도체장치의 소자격리방법.
  6. 청구항 5에 있어서,
    상기 홈의 바닥면에 형성된 산화막과 상기 반도체기판 상에 형성된 산화막 상에 상기 홈을 채우도록 산화막을 증착한 후 상기 반도체기판이 노출되도록 에치백하는 공정을 더 구비하는 반도체장치의 소자격리방법.
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* Cited by examiner, † Cited by third party
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JPS61219148A (ja) * 1985-03-25 1986-09-29 Toshiba Corp 半導体装置の製造方法
JPH03136347A (ja) * 1989-10-23 1991-06-11 Oki Electric Ind Co Ltd 半導体素子の製造方法

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