KR100205325B1 - 반도체 소자 격리 제조방법 - Google Patents

반도체 소자 격리 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 트렌치만을 이용하여 소자를 격리한 반도체 소자 격리 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 격리 제조방법은 반도체 기판에 제1 절연막 및 제2 절연막 증착후 제2 절연막 패턴후 제3 절연막 형성하는 단계, 제2 절연막 측벽에 제3 절연막 스페이서를 형성한 후 제1 절연막을 제거하는 단계, 선택적으로 제4 절연막 증착후 제2 절연막과 제4 절연막을 마스크로 하여 제3 절연막 스페이서 및 제1 절연막을 제거하는 단계, 트렌치 에칭을 실시한 후에 트렌치 측벽과 선택적으로 증착된 제4 절연막 측벽에 얇은 제5 절연막을 형성하는 단계, 제6 절연막으로 트렌치를 채워 평탄화 시키는 단계, 제2 절연막 제거후 CVD 제7 절연막 형성하는 단계, 제7 절연막과 제6 절연막 및 제1 절연막 에치백 하는 것을 포함하여 형성되는 것을 특징으로 한다.

Description

반도체 소자 격리 제조방법
제1a도 내지 제2e도는 종래의 반도체 소자 격리 제조공정을 보여주는 공정단면도.
제2a도 내지 제2i도는 본 발명 일실시예의 반도체 소자 격리 제조공정을 보여주는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드 산화막
3, 3-1 : 질화막 4, 7, 8 : 화학기상증착 산화막
본 발명은 반도체 소자에 관한 것으로 특히, 트렌치만을 이용하여 소자를 격리한 반도체 소자 격리 제조방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 반도체 소자 격리 제조방법을 설명하면 다음과 같다.
제1도는 종래 반도체 소자 격리 공정단면도이다.
먼저 제1도(a)와 같이, 반도체 기판(1) 상에 11nm 정도 두께의 패드 산화막(12)과 70nm 정도 두께의 폴리 실리콘(13)과 200nm 정도 두께의 질화막(SiN)(14)을 차례로 형성한 후, 로코스(LOCOS) 마스크를 이용하여 필드영역의 질화막(14)을 선택적으로 제거한다.
그리고 열산화 공정으로 필드영역에 필드 산화막(19a,19b)을 형성한다.
이것이 폴리-버퍼드-로코스(PLB : Poly-Buffered-LOCOS) 공정이다.
다음에 제1도(b)와 같이, 상기 전면에 폴리 실리콘을 증착하고 이방성 식각하여 상기 질화막(14) 측벽에 폴리 실리콘 스페이서(Spacer)(15)를 형성한 다음, 좁은 필드영역만 트랜치를 형성하기 위하여 포토 레지스트(16)를 전면에 증착한다.
그리고, 노광 및 현상공정으로 좁은 폭을 갖는 필드영역의 포토 레지스트(16)을 제거한다.
이어서 제1도의(c)와 같이, 폴리 실리콘 스페이서(15) 및 포토 레지스트(16)를 마스크로 이용하여 좁은 폭을 갖는 필드 산화막(19a)을 이방성 식각한 후, 포토 레지스트(16)를 제거한다.
그리고 상기 필드 산화막(19a)을 마스크로 이용하여 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트랜치를 형성한다.
이후, 열산화를 하여 트랜치의 측벽에 얇은 산화막(17)을 형성한다.
이때 트랜치 깊이는 300nm 정도로 하며, 반도체 기판(11) 식각시 상기 폴리 실리콘 스페이서(15)는 자동으로 제거된다.
다음에 제1도(d)와 같이, 두꺼운 CVD(Chemical Vapor Deposition) 산화막(18)으로 트랜치 영역을 채운후, 소자를 가공하여 강화시킨후(Densification) 화학적 기계연마(CMP(Chemical Mechanical Polishing)) 공정을 하여 표면을 평탄하게 해준다.
끝으로 제1도(e)와 같이 남아 있던 질화막(14)과, 폴리 실리콘(13)을 에칭하여 최종적으로 반도체 소자를 격리시킨다.
그러나 이와 같은 종래의 반도체 소자 격리 제조방법에 있어서는 필드 산화막을 형성하는 LOCOS 공정과 트랜치를 이용한 격리공정을 모두 사용하므로 제조공정이 복잡하고, 필드 산화막 가장자리에는 버즈 비크(Bird's Beak)가 발생하여 활성영역이 줄어드는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써, LOCOS 공정을 하지 않고 트랜치만을 이용하여 딥-서브마이크론(Deep-submicron) 소자의 격리를 형성하도록 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 일실시예의 반도체 소자 격리방법은 반도체 기판 제1 절연막 및 제1 질화막을 증착하는 단계, 상기 제1 질화막을 일정간격을 갖도록 패턴하는 단계, 상기 패턴된 제1 질화막 측벽에 절연막 스페이서를 형성하는 단계, 상기 절연막 스페이서 사이에 노출된 상기 제1 절연막을 상기 반도체 기판이 드러나도록 제거하는 단계, 상기 드러난 반도체 기판에 선택적으로 제2 질화막을 증착한 후에 상기 제1 질화막과 상기 제2 질화막을 마스크로 하여 상기 절연막 스페이서와 제1 절연막을 제거하는 단계, 상기 제1 질화막과 상기 제2 질화막을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 단계, 상기 트랜치 측벽과 제2 질화막 측벽에 얇은 제3 절연막을 형성하는 단계, 상기 제2 질화막을 덮도록 상기 트랜치에 제4 절연막을 형성한 후 평탄화하는 단계, 상기 제1 질화막을 제거한 후 전면에 제5 절연막을 증착하는 단계, 상기 제5, 제4, 제1 절연막을 에치백 하는 것을 포함하여 형성하는 것을 특징으로 한다.
상기와 같은 본 발명 일실시예의 반도체 소자 격리 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 일실시예의 반도체 소자의 격리 공정단면도이다.
먼저 제2도(a)와 같이, 반도체 기판(1) 상에 패드 산화막(2)과 질화막(3)를 차례로 형성한 후, LOCOS 마스크를 이용하여 필드와 활성영역을 정의한 뒤 필드영역의 질화막(3)을 선택적으로 제거한 다음 전면에 CVD(Chemical Vapor Deposition) 산화막(4)을 두껍게 증착한다.
다음에 제2도(b)와 같이, 상기 CVD 산화막(4)을 에치백(Etch Back)하여 상기 질화막(3) 측면에 CVD 산화막 스페이서(4a)를 형성한 다음 노출된 패드 산화막(2)을 제거한다.
이어서 제2도(c)와 같이, 상기 패드 산화막(2)이 제거된 반도체 기판에 선택적으로 질화막(3-1)을 형성해 준다.
다음에 제2d도와 같이, CVD 산화막 스페이서(4a)를 이방성 식각한후 질화막(3,3-1)을 마스크로 노출된 패드 산화막(2)을 제거한다.
이어서 제2도(e)와 같이, 상기 패드 산화막(2)이 제거된 반도체 기판(1)에 질화막(3,3-1)을 마스크로 트랜치를 형성한후 열공정을 거쳐서 트랜치 측벽과 선택적으로 증착된 질화막(3-1) 측벽에 얇은 산화막을 성장시킨다.
다음에 제2도(f)와 같이, CVD 산화막(7)을 두껍게 증착하여 트랜치를 채운 뒤, 소자 가공 강화공정(Densification)을 거쳐서 화학적 기계연마(CMP(Chemical Mechanical Polishing)) 공정을 하여 표면을 평탄화 시킨다.
이어서 제2도(g)와 같이, 상기 전면에 포토 레지스트를 증착한후 선택적으로 패턴한 후 사진 식각에 의해 질화막(3)을 제거한다.
다음에 제2도(h)와 같이, CVD 산화막(8)을 상기 전면에 두껍게 증착한다.
마지막으로 제2도(i)와 같이, 에치백 공정을 통해 트랜치 형성과 질화막(3-1) 위부분의 CVD만 남긴다.
상기에서 설명한 바와 같이, 본 발명 일실시예의 반도체 소자 격리 제조방법은 다음과 같은 효과가 있다.
첫째, 종래의 방법에 비교해 볼 때 필드 산화공정을 거치지 않으므로 소자 격리공정을 단순화 시켜 생산성을 증대시킬 수 있다.
둘째, 반도체 기판과의 버즈 비크(Bird's Beak)가 존재하지 않으며 또한 활성영역이 줄어둘 염려가 없다.

Claims (2)

  1. 반도체 기판에 제1 절연막 및 제1 질화막을 증착하는 단계; 상기 제1 질화막을 일정간격을 갖도록 패턴하는 단계; 상기 패턴된 제1 질화막을 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서 사이에 노출된 상기 제1 절연막을 상기 반도체 기판이 드러나도록 제거하는 단계; 상기 드러난 반도체 기판에 선택적으로 제2 질화막을 증착한 후에 상기 제1 질화막과 상기 제2 질화막을 마스크로 하여 상기 절연막 스페이서와 제1 절연막을 제거하는 단계; 상기 제1 질화막과 상기 제2 질화막을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 단계; 상기 트랜치 측벽과 제2 질화막 측벽에 얇은 제3 절연막을 형성하는 단계; 상기 제2 질화막을 덮도록 상기 트랜치에 제4 절연막을 형성한 후 평탄화하는 단계; 상기 제1 질화막을 제거한 후 전면에 제5 절연막을 증착하는 단계; 상기 제5, 제4, 제1 절연막을 에치백 하는 것을 포함하여 형성하는 것을 특징으로 하는 반도체 소자 격리 제조방법.
  2. 제1항에 있어서, 상기 제1 질화막 패턴시 LOCOS 마스크를 이용하여 필드영역과 활성영역 구분후 패턴하는 것을 특징으로 하는 반도체 소자 격리 제조방법.
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