KR100226478B1 - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서 반도체기판 표면의 소정부분에 패드산화막과 질화막을 형성하여 필드영역을 한정하는 공정과, 상기 질화막의 측면에 측벽을 형성하는 공정과, 상기 질화막 및 측벽을 마스크로 사용하여 반도체기판의 노출된 부분을 선택적으로 식각하여 홈을 형성하는 공정과, 상기 측벽을 제거하고 상기 홈을 포함하는 반도체기판의 노출된 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정을 구비한다.
Description
제1a도 내지 1c는 종래 기술에 따른 소자격리방법을 도시하는 공정도
제2a도 내지 2e는 본 발명의 일 실시예에 따른 소자격리방법을 도시하는 공정도
제3a도 내지 3c는 본 발명의 다른 실시예에 따른 소자격리방법을 도시하는 공정도
제4a도 내지 4b는 본 발명의 또 다른 실시예에 따른 소자격리방법을 도시하는 공정도
제5a도 내지 5c는 본 발명의 또 다른 실시예에 따른 소자격리방법을 도시하는 공정도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 23 : 패드산화막
25 : 질화막 26 : 실리콘층
27 : 측벽 29 : 홈
31 : 이온주입영역 33 : 필드산화막
35 : 채널스토퍼 37 : 게이트산화막
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 좁은 크기의 소자격리영역에서 필드산화막을 깊게 형성할 수 있는 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 패드산화막(pad oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다.
제 1a 도 내지 1c 도는 종래 기술의 일 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도이다.
제 1a 도를 참조하면, 반도체기판(11)의 표면에 패드산화막(12)과 질화막(13)을 순차적으로 형성한다. 그리고, 질화막(13) 및 패드산화막(12)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 식각하여 소자의 필드영역을 한정한다. 그리고, 반도체기판(11)과 동일한 도전형의 불순물을 이온주입하여 이온주입영역(15)을 형성한다.
제 1b 도를 참조하면, 반도체기판(11)의 노출된 부분을 고온에서 장시간 산화하여 소자의 활성영역을 한정하는 필드산화막(17)을 형성한다. 이 때, 질화막(13)은 산화되지 않으므로 필드산화막(17)은 반도체기판(11)의 노출된 부분에만 형성되며, 이 필드산화막(17) 하부에 이온주입영역(15)의 불순물이 확산되어 채널스토퍼(18)가 형성된다.
제 1c 도를 참조하면, 반도체기판(11) 상의 활성영역에 잔류하는 질화막(13)과 패드산화막(12)을 순차적으로 제거하여 반도체기판(11)을 노출시킨다. 그리고, 반도체기판(11) 상에 열산화 방법에 의해 게이트산화막(19)을 형성한다.
그러나, 종래의 반도체장치의 소자격리방법은 필드영역의 크기가 감소됨에 따라 필드산화막의 두께도 얇아져 필드산화막의 하부가 반도체기판의 표면으로부터 얇은 깊이에 위치하게 되어 소자격리 특성이 저하되는 문제점이 있었다. 또한, 필드산화막 형성시 이온주입영역의 불순물 이온이 활성영역으로 확산되어 항복전압(breakdown voltage)이 변하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 필드영역의 크기가 감소되어도 소자격리 특성이 저하되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
본 발명의 다른 목적은 이온주입영역의 불순물 이온이 활성영역으로 확산되는 것을 방지하여 항복전압이 변하는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 소자격리 방법은 반도체기판 표면의 소정 부분에 패드산화막과 질화막을 형성하여 필드영역을 한정하는 공정과, 상기 질화막의 측면에 측벽을 형성하는 공정과, 상기 질화막 및 측벽을 마스크로 사용하여 반도체기판의 노출된 부분을 선택적으로 식각하여 홈을 형성하는 공정과, 상기 측벽을 제거하고 상기 홈을 포함하는 반도체기판의 노출된 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정을 구비한다.
상기 목적들을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 소자격리 방법은 반도체기판 표면의 소정 부분에 패드산화막과 질화막을 형성하여 필드영역을 한정하는 공정과, 상기 질화막의 측면에 측벽을 형성하는 공정과, 상기 질화막 및 측벽을 마스크로 사용하여 상기 측벽이 모두 식각될 때 까지 상기 반도체기판의 노출된 부분을 식각하여 홈을 형성하는 공정과, 상기 홈을 포함하는 반도체기판의 노출된 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2a 도 내지 2e 도는 본 발명의 일 실시예에 따른 소자격리방법을 도시하는 공정도이다.
제 2a 도를 참조하면, 반도체기판(21)의 표면에 패드산화막(23)과 질화막(25)을 순차적으로 형성한다. 상기에서, 패드산화막(23)은 700 ~ 1200℃에서 50 ~ 500Å 정도의 두께로 형성하며, 질화막(25)은 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 1000 ~ 3000Å 정도의 두께로 증착하여 형성한다. 그리고, 질화막(25) 및 패드산화막(23)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(21)이 노출되도록 식각하여 소자의 필드 영역을 한정한다.
제 2b 도를 참조하면, 반도체기판(21)의 노출된 부분과 질화막(25) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 증착된 산화실리콘을 반응성이온식각 방법으로 반도체기판(21)과 질화막(25)이 노출되도록 에치 백하여 질화막(25)의 측면에 100 ~ 2000Å 정도의 폭을 갖는 측벽(27)을 형성한다.
제 2c 도를 참조하면, 질화막(25) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 100 ~ 2000Å 정도의 깊이로 식각하여 홈(29)을 형성한다. 상기에서 홈(29)을 경사식각하거나 또는 이방성식각하여 형성한다. 그리고, 질화막(25) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)과 동일한 도전형의 불순물을 이온주입하여 홈(29)의 바닥에 이온주입영역(31)을 형성한다.
제 2d 도를 참조하면, 측벽(27)을 제거한다. 그리고, 홈(29)을 포함한 반도체기판(21)의 노출된 부분을 900 ~ 1200℃에서 1500 ~ 5000Å 정도의 두께로 산화하여 소자의 활성영역을 한정하는 필드산화막(33)을 형성한다. 이때, 필드산화막(33)의 하부에는 이온주입영역(31)의 불순물이 확산되어 채널스토퍼(35)가 형성된다. 상기에서 반도체기판(21)에 홈(29)이 형성되고 이 홈(29) 바닥에 이온주입영역(31)이 형성되어 있으므로 필드산화막(33)은 하부면이 깊게 형성된다. 또한, 이온주입영역(31)이 측벽(27)이 있는 상태에서 형성되므로 불순물이온이 활성영역으로 확산되는 것이 억제되어 채널스토퍼(35)가 필드산화막(33)의 하부에만 형성된다. 상기에서, 이온주입영역(31)을 홈(29)을 형성한 후 형성하지 않고 필드산화막(33)을 형성한 후 형성할 수도 있다.
제 2e 도를 참조하면, 반도체기판(21) 상의 활성영역에 잔류하는 질화막(25)과 패드산화막(23)을 순차적으로 제거하여 반도체기판(21)을 노출시킨다. 그리고, 반도체기판(21) 상에 열산화 방법에 의해 게이트산화막(37)을 형성한다.
제 3a 도 내지 3c 도는 본 발명의 다른 실시예에 따른 소자격리방법을 도시하는 공정도이다.
제 3a 도를 참조하면, 반도체기판(21)의 표면에 패드산화막(23), 질화막(25) 및 다결정실리콘층(26)을 순차적으로 형성한다. 상기에서, 패드산화막(23)은 700 ~ 1200℃에서 50 ~ 500Å 정도의 두께로 형성하며, 질화막(25)은 CVD 방법으로 1000 ~ 3000Å 정도의 두께로 증착하여 형성하고, 다결정실리콘층(26)은 CVD 방법으로 100 ~ 2000Å 정도의 두께로 증착하여 형성한다. 그리고, 다결정실리콘층(26), 질화막(25) 및 패드산화막(23)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(21)이 노출되도록 식각하여 소자의 필드영역을 한정한다.
제 3b 도를 참조하면, 반도체기판(21)의 노출된 부분과 다결정실리콘층(26)상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 증착된 산화실리콘을 반응성이온식각 방법으로 반도체기판(21)과 다결정실리콘층(26)이 노출되도록 에치 백하여 질화막(25)의 측면에 100 ~ 2000Å 정도의 폭을 갖는 측벽(27)을 형성한다.
제 3c 도를 참조하면, 다결정실리콘층(26) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 100 ~ 2000Å 정도의 깊이로 경사식각하거나 또는 이방성식각하여 홈(29)을 형성한다. 상기에서 홈(29) 형성시 다결정실리콘층(26)도 식각되는 데, 홈(29)을 다결정실리콘층(26)이 제거되어 질화막(25)이 노출될 때 까지 식각하여 형성한다. 즉, 질화막(25)을 식각 종료점(end point)로 사용하여 홈(29)의 깊이를 제어한다. 그리고, 질화막(25) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)과 동일한 도전형의 불순물을 이온주입하여 홈(29)의 바닥에 이온주입영역(31)을 형성한다.
제 3d 도를 참조하면, 홈(29)을 포함한 반도체기판(21)의 노출된 부분을 900 ~ 1200℃에서 1500 ~ 5000Å 정도의 두께로 산화하여 소자의 활성영역을 한정하는 필드산화막(33)을 형성한다. 이 때, 필드산화막(33)의 하부에는 이온주입영역(31)의 불순물이 확산되어 채널스토퍼(35)가 형성된다. 상기에서 반도체기판(21)에 홈(29)이 형성되고 이 홈(29) 바닥에 이온주입영역(31)이 형성되어 있으므로 필드산화막(33)은 하부면이 깊게 형성된다.
제 3e 도를 참조하면, 반도체기판(21) 상의 활성영역에 잔류하는 질화막(25)과 패드산화막(23)을 순차적으로 제거하여 반도체기판(21)을 노출시킨다. 그리고, 반도체기판(21) 상에 열산화 방법에 의해 게이트산화막(37)을 형성한다.
제 4a 도 내지 4b 도는 본 발명의 또 다른 실시예에 따른 소자격리방법을 도시하는 공정도이며, 이 제 4a 도의 이전 공정은 제 2a 도 및 2b 도에 동일하다.
제 4a 도를 참조하면, 질화막(25) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 식각하여 홈(29)을 형성한다. 이 때, 홈(29) 형성시 반도체기판(21) 뿐만 아니라 측벽(27)도 제거되도록 식각하는 데, 홈(29)은 반도체기판(21)을 측벽(27)이 모두 제거될 때 까지 식각하여 100 ~ 2000Å 정도의 깊이를 갖도록 형성한다. 그러므로, 홈(29)은 측벽(27)이 덮혀 있지 않던 부분은 깊고 좁게 형성되며, 측벽(27)이 덮혔었던 부분은 낮고 넓게 형성된다. 상기에서 측벽(27)을 별도의 공정없이 홈(29) 형성시 제거하므로 공정이 간단해진다.
제 4b 도를 참조하면, 질화막(25)을 마스크로 사용하여 반도체기판(21)과 동일한 도전형의 불순물을 이온주입하여 홈(29)의 바닥에 이온주입영역(31)을 형성한다.
그리고, 제 2d 도 및 2e 도의 공정을 진행한다.
제 5a 도 및 5c 도는 본 발명의 또 다른 실시예에 따른 소자격리방법을 도시하는 공정도이다.
제 5a 도를 참조하면, 반도체기판(21)의 표면에 패드산화막(23), 질화막(25) 및 다결정실리콘층(26)을 순차적으로 형성한다. 상기에서, 패드산화막(23)은 700 ~ 1200℃에서 50 ~ 500Å 정도의 두께로 형성하며, 질화막(25)은 CVD 방법으로 1000 ~ 3000Å 정도의 두께로 증착하여 형성하고, 다결정실리콘층(26)은 CVD 방법으로 100 ~ 2000Å 정도의 두께로 증착하여 형성한다. 그리고, 다결정실리콘층(26), 질화막(25) 및 패드산화막(23)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(21)이 노출되도록 식각하여 소자의 필드영역을 한정한다.
제 5b 도를 참조하면, 반도체기판(21)의 노출된 부분과 다결정실리콘층(26)상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 증착된 산화실리콘을 반응성이온식각 방법으로 반도체기판(21)과 다결정실리콘층(26)이 노출되도록 에치 백하여 질화막(25)의 측면에 100 ~ 2000Å 정도의 폭을 갖는 측벽(27)을 형성된다.
제 5c 도를 참조하면, 다결정실리콘층(26) 및 측벽(27)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 식각하여 홈(29)을 형성한다. 이 때, 홈(29) 형성시 반도체기판(21) 뿐만 아니라 다결정실리콘층(26) 및 측벽(27)도 제거되도록 식각하는 데, 홈(29)은 반도체기판(21)을 다결정실리콘층(26) 및 측벽(27)이 모두 제거될 때 까지 식각하여 100 ~ 2000Å 정도의 깊이를 갖도록 형성한다. 그러므로, 홈(29)은 측벽(27)이 덮혀 있지 않던 부분은 깊고 좁게 형성되며, 측벽(27)이 덮혔었던 부분은 낮고 넓게 형성된다. 상기에서, 질화막(25)을 식각 종료점(end point)로 사용하여 홈(29)의 깊이를 제어할 뿐만 아니라 별도의 공정없이 홈(29) 형성시 측벽(27)을 제거하므로 공정이 간단해진다. 그리고, 질화막(25)을 마스크로 사용하여 반도체기판(21)과 동일한 도전형의 불순물을 이온주입하여 홈(29)의 바닥에 이온주입영역(31)을 형성한다.
그리고, 제 3d 도 및 3e 도의 공정을 진행한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판의 활성영역 상에 형성되어 필드영역을 한정하는 패드산화막과 질화막의 측면에 측벽을 형성한 후 반도체기판의 노출된 부분에 홈을 형성하고 반도체기판의 동일한 도전형의 불순물을 이온주입한다. 그리고, 측벽을 제거한 후 홈을 포함하는 반도체기판의 노출된 부분을 열산화하여 홈이 형성되었던 부분이 더 깊게 되는 필드산화막을 형성한다.
따라서, 본 발명은 필드영역의 크기가 감소되어도 필드산화막이 깊게 형성되어 소자격리 특성이 저하되는 것을 방지할 수 있으며, 또한, 홈 형성 후에 형성되는 이온주입영역의 불순물 이온이 활성영역으로 확산되는 것을 방지하여 항복전압이 변하는 것을 방지할 수 있는 잇점이 있다.
Claims (16)
- 반도체기판 표면의 소정부분에 패드산화막과 질화막을 형성하여 필드영역을 한정하는 공정과, 상기 질화막의 측면에 측면을 형성하는 공정과, 상기 질화막 및 측벽을 마스크로 사용하여 반도체기판의 노출된 부분을 선택적으로 식각하여 홈을 형성하는 공정과, 상기 측벽을 제거하고 상기 홈을 포함하는 반도체기판의 노출된 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정을 구비하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 패드산화막을 700 ~1200℃에서 50 ~ 500Å의 두께로 형성하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 질화막을 화학기상증착 방법으로 1000 ~ 3000Å의 두께로 형성하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 측벽을 100 ~ 2000Å의 폭으로 형성하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 홈을 경사식각 또는 이방성식각하여 형성하는 반도체장치의 소자격리방법.
- 제5항에 있어서, 상기 홈을 100 ~ 2000Å의 깊이로 형성하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 필드산화막을 900 ~1200℃에서 1500 ~ 5000Å의 두께로 형성하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 홈을 형성한 후 또는 필드산화막을 형성한 후 상기 반도체기판과 동일한 도전형의 불순물을 이온주입하는 공정을 더 구비하는 반도체장치의 소자격리방법.
- 제1항에 있어서, 상기 질화막 상에 다결정실리콘층을 형성하는 공정을 더 구비하는 반도체장치의 소자격리방법.
- 제9항에 있어서, 상기 다결정실리콘층을 화학기상증착방법으로 100 ~ 2000Å의 두께로 형성하는 반도체장치의 소자격리방법.
- 제10항에 있어서, 상기 홈을 형성할 때 상기 다결정실리콘층도 제거하는 반도체장치의 소자격리방법.
- 제11항에 있어서, 상기 홈을 상기 다결정실리콘층이 제거될 때 까지 식각하여 형성하는 반도체장치 소자격리방법.
- 반도체기판 표면의 소정 부분에 패드산화막과 질화막을 형성하여 필드영역을 한정하는 공정과, 상기 질화막의 측면에 측벽을 형성하는 공정과, 상기 질화막 및 측벽을 마스크로 사용하여 상기 측벽이 모두 식각될 때 까지 상기 반도체기판의 노출된 부분을 식각하여 홈을 형성하는 공정과, 상기 홈을 포함하는 반도체기판의 노출된 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정을 구비하는 반도체장치의 소자격리방법.
- 제13항에 있어서, 상기 질화막 상에 다결정실리콘층을 형성하는 공정을 더 구비하는 반도체장치의 소자격리방법.
- 제14항에 있어서, 상기 홈을 형성할 때 상기 측벽 뿐만 아니라 상기 다결정실리콘층도 제거하는 반도체장치의 소자격리방법.
- 제13항에 있어서, 상기 홈을 형성한 후 또는 필드산화막을 형성한 후 상기 반도체기판과 동일한 도전형의 불순물을 이온주입하는 공정을 더 구비하는 반도체장치의 소자격리방법.
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|---|---|---|---|
| KR1019960053600A KR100226478B1 (ko) | 1996-11-13 | 1996-11-13 | 반도체장치의 소자격리방법 |
Applications Claiming Priority (1)
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| KR19980035285A KR19980035285A (ko) | 1998-08-05 |
| KR100226478B1 true KR100226478B1 (ko) | 1999-10-15 |
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Citations (2)
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|---|---|---|---|---|
| JPS63194346A (ja) * | 1987-02-09 | 1988-08-11 | Oki Electric Ind Co Ltd | 素子分離領域の形成方法 |
| KR960026559A (ko) * | 1994-12-23 | 1996-07-22 | 김주용 | 고집적 반도체 소자의 소자간 분리막 제조 방법 |
-
1996
- 1996-11-13 KR KR1019960053600A patent/KR100226478B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194346A (ja) * | 1987-02-09 | 1988-08-11 | Oki Electric Ind Co Ltd | 素子分離領域の形成方法 |
| KR960026559A (ko) * | 1994-12-23 | 1996-07-22 | 김주용 | 고집적 반도체 소자의 소자간 분리막 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980035285A (ko) | 1998-08-05 |
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