KR940011745B1 - 반도체 장치의 소자분리방법 - Google Patents

반도체 장치의 소자분리방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치의 소자분리방법
제1(a)도 내지 제1(g)도는 종래의 소자분리방법을 도시한 공정도.
제2(a)도 내지 제1(i)도는 본 발명의 소자분리방법의 일실시예를 도시한 공정도.
제3(a)도 내지 제1(b)도는 본 발명의 다른 일실시예를 도시한 공정도.
제4(a)도 내지 제1(c)도는 본 발명의 또 다른 일실시예를 도시한 공정도.
제5(a)도 내지 제1(c)도는 본 발명의 또 다른 일실시예를 도시한 공정도.
제6(a)도 내지 제1(c)도는 본 발명의 또 다른 일실시예를 도시한 공정도이다.
본 발명은 반도체 장치의 소자분리방법에 관한 것으로 보다 상세하게는 CVD(chemical vapor deposition) 법으로 형성된 산화막 및 옥시나이트라이드(SiOxNy)막을 마스크로 사용하여 트랜치를 형성하고 소자분리를 행하는 반도체 장치의 소자분리방법에 관한 것이다.
최근 반도체 기억장치는 점점 더 고밀도화 되어가는 추세에 있고 이와같은 고집적화 경향으로 인하여 반도체 소자와 소자간을 분리시키는 소자분리 기술에 많은 연구 개발이 이루어지고 있다. 여러가지 방법들이 제안되었으나 그중 트랜치를 형성하여 소자분리를 실시하는 반도체 장치의 소자분리방법의 공정도가 제1(a)도 내지 (g)에 도시되어 있다.
제1(a)도를 참조하면 반도체 기판(1)상에 패드 산화막(2)을 100-300Å 정도의 두꼐로 형성한 후 질화막(3)을 500-2000Å 정도의 두께로 침적시킨다. 그리고 CVD법으로 형성된 산화막(4)을 500-3000Å 정도의 두께로 형성한 뒤 개구부를 형성한다.
다음, CVD법으로 형성된 산화막(4) 또는 질화막(3)으로 스페이서(5)를 형성한 후 제1(b)도에 도시된 바와같이 트랜치를 형성한다.
제1(c)도에서 트랜치 측벽에 산화막(6)을 100-500Å 정도의 두께로 형성한 뒤 각도 이온주입을 행한다.
제1(d)도를 참조하면 폴리실리콘(7) 침적 및 에치백 공정으로 트랜치 내부에 폴리실리콘을 채운다.
그후, 습식산화법으로 상기 폴리실리콘 윗부분 일부를 제1도(e)와 같이 산화시킨다.
제1(f)도를 참조하면 습식식각법으로 CVD법으로 형성된 산화막을 식각한다. 이때 트랜치에 채워진 폴리실리콘이 산화되어 생긴 산화막이 일부 식각되어진다.
제1(g)도는 질화막과 산화막을 식각시킨 뒤의 개략도이다.
이와같은 반도체 장치의 소자분리방법은 제1도(e)의 공정단계에서 산화를 많이시키면 트랜치 윗부분에 비즈비크(bird's beak)현상이 심해져 제1도(g)에서 보는 바와 같이 심한 버즈비크현상으로 인하여 액티브 영역과 소자분리영역이 만나는 부분(9)이 움푹 페이는 현상이 나타나며 트랜지스터 형성시 이 부분의 Vt 조절용 이온주입이 약해져 트랜지스터의 서브스레쉬홀드(subthreshold) 곡선 특성이 나빠진다. 또한 공정이 복잡한 결점도 있다.
따라서, 본 발명의 목적은 상술된 문제점들을 제거할 수 있는 반도체 장치의 소자분리방법을 제공하는데 있다.
본 발명의 다른 목적은 트랜치 분리공정시 버즈비크를 대폭 감소시켜 트랜지스터의 서브스레쉬홀도 곡선 특성을 향상시키고 아울러 공정을 단순화시켜 전체적인 바노체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 소자분리방법을 제공하는데 있다.
이와같은 본 발명의 목적을 달성하기 위한 반도체 장치의 소자분리방법은 옥시나이트라이드막 및 산화막을 마스크로하여 트랜치를 형성하는 단계, 트랜치 측벽에 산화막을 형성한 후 이온주입을 실시하고 트랜치 내부에 폴리실리콘을 채우는 단계, 폴리실리콘의 일부를 산화시키는 단계, 열산화공정을 실시하여 산화막을 형성하는 단계 및 마스크를 제거하여 최종분리영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 일실시예의 반도체 장치의 소자분리 방법은 트랜치를 형성하기 전에 실리콘 기판상에 옥시나이트라이드 막, CVD법으로 형성된 산화막을 순차적으로 형성한 다음 개구부를 형성하는 단계, 스페이서를 형성하기 위하여 또 다른 옥시나이트라이드 막을 형성한 후 스페이서를 형성하는 단계를 포함한다.
본 발명의 목적을 달성하기 위한 다른 일실시예의 반도체 장치의 소자분리 방법은 트랜치를 형성하는 단계가 실리콘 기판상에 옥시나이트라이드 막을 형성하고 개구부를 형성하는 단계와 상기 개구부의 영역밑으로 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 또 다른 일실시예의 반도체 장치의 소자분리 방법은 트랜치를 형성하는 단계가 제1옥시나이트라이드 막을 형성한 후 개구부를 형성하는 단계, 제2옥시나이트라이드 막은 침적하여 스페이서를 형성하는 단계 및 트랜치를 형성하는 단계로 이루어지는 것은 특징으로 한다.
본 발명의 목적을 달성하기 위한 또 다른 일실시예의 반도체 장치의 소자분리 방법은 트랜치를 형성하는 단계가 실리콘 기판 상에 옥시나이트라이드 막과 산화막을 순차적으로 형성한 후 개구부를 형성하는 단계와 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 목적을 달성하기 위한 또 다른 일실시예의 반도체 장치의 소자분리 방법은 트랜치를 형성하는 단계가 실리콘 기판상에 옥시나이트라이드막, 산화막을 순차적으로 형성한 후 개구부를 형성하는 단계, 다른 산화막을 전면에 도포한 후 스페이서를 형성하는 단계 및 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 한다.
지금부터는 첨부된 도면을 참고하여 본 발명에 대하여 보다 상세히 설명한다. 제2(a)도 내지 제2(i)도는 본 발명의 반도체 장치의 소자분리방법을 도시한 공정도이다.
실리콘 기판(21)상에 SiH2Cl2, N2O, NH3등의 가스를 LPCVD(low press chemical vapor deposition)법으로 형성한 제1옥시나이트라이드(22)막을 1000-2000Å의 두께로 형성하고 상기 옥시나이트라이드막위에 300-1000Å정도의 두께로 CVD법에 의하여 형성된 산화막(23)을 형성한다. 그 후, 통상적인 사진식각 공정에 의해 제2(a)도에 도시한 바와같이 개구부를 형성한다. 이때, CVD법으로 형성된 산화막의 두께는 트랜치 식각시 소모되는 정도의 두께로 하는 것이 좋다. 즉, 통상 트랜치는 1.0㎛ 정도 식각하는데 이때의 산화막의 두께는 300-500Å 정도가 되고 트랜치를 더깊게 형성한다면 산화막의 두께로 그 만큼 두껍게 형성하여야 한다.
제2(b)도를 살펴보면, 스페이서를 형성하기 위해 기판 전면에 제2옥시나이트라이드(24)막을 형성한다. 상기 옥시나이트라이드(24)막의 두께는 스페이서의 크기에 따라 결정된다.
제2(c)도에서, 건식식각법으로 상기 옥시나이트라이드막의 스페이서(25)를 형성한다.
그후, 제2(d)도에 도시된 바와같이 건식식각법으로 트랜치를 형성한다. 이때, 상기 CVD법으로 형성된 산화막(23)의 일부 또는 전부가 제거된다.
제2(e)도를 참조하면, 열산화공정을 거쳐 트랜치 측면산화막(26)을 형성한 후 활성화영역의 전기적 특성 저하를 막기위해 트랜치 측벽에 경사이온주입을 실시한다. 그후, 트랜치내에 폴리실리콘을 형성하기 위해 전면에 폴리실리콘을 침적한다.
다음에, 전면 건식식각을 실시하여 상기 폴리실리콘을 식각하므로써 트랜지 내부의 폴리실리콘(27)을 형성한다. 이때, 폴리실리콘의 높이는 실리콘 기판보다 약간 높게하는 것이 좋다.(제2(f)도)
열산화공정을 실시하여 상기 폴리실리콘(27)의 윗부분을 산화시켜 제2도(g)에 도시된 바와같이 산화막(28)을 형성한다.
마지막으로 제2도(i)에 도시된 바와같이, 마스크로서 작용한 제1옥시나이트라이드막(22)과 제2옥시나이트리이드막의 스페이서(25)를 숩식식각법으로 제거하여 최종 소자분리영역(29)을 형성한다.
이와같은 반도체 장치의 소자분리방법에 의하면 공정이 단순화되며 트랜치를 형성한 후 행해지는 산화공정시 발생하는 트랜치 윗부분의 버즈비크현상을 제어할 수 있게 된다.
제3(a)도 내지 제3(b)도는 본 발명의 일실시예를 나타낸 공정도로서 트랜치를 형성하는 단계까지만을 도시하였다. 트랜치를 형성한 후의 공정단계는 제2도에서와 마찬가지이다.
제3(a)도에서, 실리콘 기판(31)상에 옥시나이트라이드막(32)을 형성한 다음 통상의 사진식각법으로 개구부를 형성한다. 이때의 옥시나이트라이드막의 두께는 트랜치 식각시 소모되는 두께를 고려하여 결정된다.
다음, 건식식각법을 이용하여 제3(b)도에 도시된 바와같이 트랜치를 형성한다.
제4(a)도 내지 제4(c)도는 본 발명의 다른 실시예를 나타낸 공정도이다.
제4(a)도를 참조하면, 실리코 기판(41)상에 제1옥시나이트라이드막(42)을 형성하고 통상의 사진식각공정을 거쳐 개구부를 형성한 다음 스페이서를 형성하기 위한 제2옥시나이트라이드막(43)을 형성한다.
그후, 건식식각하여 상기 제2옥시나이트라이드막의 스페이서(44)를 형성한다.(제4(b)도)
제4(c)도에서, 건식식각법으로 트랜치를 형성한다. 마찬가지로 상기 제1 및 제2옥시나이트라이드막은 트랜치 식각시 소모되는 두께와 스페이서의 크기에 따라 각각 결정된다.
이후의 공정단계는 제2도에서의 공정단계와 동일하다.
제5(a)도 내지 제5(b)도는 본 발명의 또 다른 반도체 장치의 소자분리방법을 도시한 공정도이다.
제5(a)도에 도시된 바와같이, 실리콘 기판(51)상에 옥시나이트라이드막(52), CVD법으로 형성된 산화막(53)을 순차적으로 형성한다. 이때, 상기 CVD법으로 형성된 산화막의 두께는 트랜치 식각시 소모되는 두께로 결정되어야 한다. 그후, 통상의 사진식각법으로 개구부를 형성한다.
그후, 건식식각법으로 제5(b)도에 도시된 바와같이 트랜치를 형성한다.
이후의 공정단계는 제2도에서의 공정단계와 동일하다.
제6(a)도 내지 제6(c)도는 본 발명의 또 다른 반도체 장치의 소자분리방법을 나타낸 공정도이다.
제6(a)도를 살펴보면, 실리콘 기판(61)상에 제1옥시나이트라이드막(62), CVD법으로 형성된 산화막(63)을 순차적으로 형성한 다음 통상의 사진식각법으로 개구부를 형성한다. 그후, 제2CVD법으로 형성된 산화막을 스페이서를 형성하기 위하여 도포한다.
제6(b)도에 도시된 바와같이 건식식각법으로 상기 제2CVD법으로 형성된 산화막의 스페이서(64)를 형성한다.
그후, 건식식각법으로 트랜치를 형성한다.
이후의 공정은 제2도에서의 공정단계와 동일하다.
이상의 여러 실시예를 통해서 알 수 있는 바와같이 옥시나이트라이드막을 이용하여 트랜치를 형성하는 반도체 장치의 소자분리방법은 트랜치 버즈비크현상을 제어하는 것이 용이하여 트랜지스터의 서브스레쉬홀드 곡선 특성을 향상시킬 수 있고 스트레스 제어가 가능한 옥시나이트라이드막을 이용하기 때문에 공정이 단순화되어 소자의 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (16)

  1. 옥시나이트라이드(SiOxNy)막 및 산화막을 마스크로하여 트랜치를 형성하는 단계 ; 상기 트랜치 측벽에 산화막을 형성하는 단계 ; 상기 트랜치 내부에 폴리실리콘을 채우는 단계 ; 상기 폴리실리콘의 일부를 산화시키는 단계 ; 열산화공정을 실시하여 산화막을 형성하는 단계 ; 및 상기 마스크를 제거하여 최종 소자 분리영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  2. 제1항에 있어서, 상기 마스크로 사용된 산화막이 CVD법으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  3. 제1항에 있어서, 상기 옥시나이트라이드막 및 산화막 마스크는 실리콘 기판상에 상기 옥시나이트라이드막, CVD법으로 형성된 산화막을 순차적으로 형성한 다음 개구부를 형성하는 단계 ; 및 스페이서를 형성하기 위하여 또 다른 옥시나이트라이드막을 형성한 후 스페이서를 형성하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  4. 제3항에 있어서, 상기 CVD법으로 형성된 산화막의 두께가 상기 트랜치 식각시 소모되는 두께에 따라 결정되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  5. 제1항에 있어서, 상기 트랜치의 측벽에 산화막을 형성한 후에 필요에 따라 트랜치의 측벽에 이온주입을 실시하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  6. 제5항에 있어서, 상기 이온주입이 경사이온주입법으로 실시되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  7. 제1항에 있어서, 상기 트랜치를 형성하는 단계가 실리콘 기판상에 옥시나이트라이드막을 형성하고 개구부를 형성하는 단계와 상기 개구부의 영역밑으로 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  8. 제7항에 있어서, 상기 옥시나이트라이드막의 두께가 상기 트랜치 식각시 소모되는 두께에 따라 결정되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  9. 제1항에 있어서, 상기 트랜치를 형성하는 단계가, 제1옥시나이트라이드막을 형성한 후 개구부를 형성하는 단계, 제2옥시나이트라이드막을 침적하여 스페이서를 형성하는 단계, 및 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  10. 제9항에 있어서, 상기 제1옥시나이트라이드막의 두께가 트랜치 식각시 소모되는 두께에 따라 결정되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  11. 제9항에 있어서, 상기 제2옥시나이트라이드막의 두께가 스페이서의 형성정도에 따라 결정되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  12. 제1항에 있어서, 상기 트랜치를 형성하는 단계가, 실리콘 기판상에 옥시나이트라이드막과 산화막을 순차적으로 형성한 후 개구부를 형성하는 단계와 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  13. 제12항에 있어서, 상기 산화막이 CVD법으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  14. 제12항에 있어서, 상기 옥시나이트라이드막의 두께가 트랜치 식각시 소모되는 두께에 따라 결정되는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  15. 제1항에 있어서, 상기 트랜치를 형성하는 단계가 실리콘 기판상에 옥시나이트라이드막, 산화막을 순차적으로 형성한 후 개구부를 형성하는 단계 ; 다른 산화막을 전면에 도포한 후 스페이서를 형성하는 단계 및 트랜치를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  16. 제15항에 있어서, 상기 산화막 및 다른 산화막이 CVD법으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
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