JPH098121A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH098121A JPH098121A JP18095595A JP18095595A JPH098121A JP H098121 A JPH098121 A JP H098121A JP 18095595 A JP18095595 A JP 18095595A JP 18095595 A JP18095595 A JP 18095595A JP H098121 A JPH098121 A JP H098121A
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Abstract
(57)【要約】
【目的】 反対導電型の拡散層同士の平面的な離間距離
が縮小されていて微細なバルクＣＭＯＳ構造の半導体装
置を提供する。 【構成】 Ｓｉ3 Ｎ4 膜１３に素子分離領域のパターン
の開口１３ａを形成し、後に形成するｎ+ 拡散層とｐ+
拡散層との間の開口１３ａ以外の領域をレジスト２５で
覆ってＳｉ基板１１をエッチングした後、Ｓｉ基板１１
を酸化してＳｉＯ2 膜１４ａ、１４ｂを形成する。Ｓｉ
Ｏ2 膜１４ａはＳｉＯ2 膜１４ｂよりも深い位置まで形
成され、ＳｉＯ2 膜１４ａによる分離能力が高いので、
ｎ+ 拡散層１６とｐ+ 拡散層１７との平面的な離間距離
を縮小することができる。
が縮小されていて微細なバルクＣＭＯＳ構造の半導体装
置を提供する。 【構成】 Ｓｉ3 Ｎ4 膜１３に素子分離領域のパターン
の開口１３ａを形成し、後に形成するｎ+ 拡散層とｐ+
拡散層との間の開口１３ａ以外の領域をレジスト２５で
覆ってＳｉ基板１１をエッチングした後、Ｓｉ基板１１
を酸化してＳｉＯ2 膜１４ａ、１４ｂを形成する。Ｓｉ
Ｏ2 膜１４ａはＳｉＯ2 膜１４ｂよりも深い位置まで形
成され、ＳｉＯ2 膜１４ａによる分離能力が高いので、
ｎ+ 拡散層１６とｐ+ 拡散層１７との平面的な離間距離
を縮小することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、反対導電型の拡散
層を有しており拡散層同士が素子分離酸化膜で電気的に
分離されている半導体装置及びその製造方法に関するも
のである。
層を有しており拡散層同士が素子分離酸化膜で電気的に
分離されている半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】完全ＣＭＯＳ型ＳＲＡＭ等の様なバルク
ＣＭＯＳ構造の半導体装置では、半導体基板に少なくと
も半導体基板とは反対導電型のウェルが形成され、この
ウェル内に半導体基板と同一導電型の拡散層が形成さ
れ、また、ウェル外に半導体基板とは反対導電型の拡散
層が形成される。つまり、バルクＣＭＯＳ構造の半導体
装置では、互いに反対導電型の拡散層が半導体基板に形
成される。
ＣＭＯＳ構造の半導体装置では、半導体基板に少なくと
も半導体基板とは反対導電型のウェルが形成され、この
ウェル内に半導体基板と同一導電型の拡散層が形成さ
れ、また、ウェル外に半導体基板とは反対導電型の拡散
層が形成される。つまり、バルクＣＭＯＳ構造の半導体
装置では、互いに反対導電型の拡散層が半導体基板に形
成される。
【０００３】図３は、この様なバルクＣＭＯＳ構造の半
導体装置を製造する方法の第１従来例であって所謂変形
ＬＯＣＯＳ法を用いる方法を示している。この第１従来
例では、図３（ａ）に示す様に、ｎ型のＳｉ基板１１の
表面にＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３とを順次に形
成し、Ｓｉ3 Ｎ4 膜１３のうちで素子分離用のＳｉＯ2
膜を形成すべき領域に開口１３ａを形成し、更に、開口
１３ａと同じパターンでＳｉＯ2 膜１２及びＳｉ基板１
１を連続的にエッチングする。
導体装置を製造する方法の第１従来例であって所謂変形
ＬＯＣＯＳ法を用いる方法を示している。この第１従来
例では、図３（ａ）に示す様に、ｎ型のＳｉ基板１１の
表面にＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３とを順次に形
成し、Ｓｉ3 Ｎ4 膜１３のうちで素子分離用のＳｉＯ2
膜を形成すべき領域に開口１３ａを形成し、更に、開口
１３ａと同じパターンでＳｉＯ2 膜１２及びＳｉ基板１
１を連続的にエッチングする。
【０００４】次に、図３（ｂ）に示す様に、Ｓｉ3 Ｎ4
膜１３を酸化防止膜にしてＳｉ基板１１を酸化して、開
口１３ａに臨む領域に素子分離用のＳｉＯ2 膜１４を形
成した後、Ｓｉ3 Ｎ4 膜１３とＳｉＯ2 膜１２とを除去
する。そして、Ｓｉ基板１１にＰウェル１５を形成し、
このＰウェル１５の内と外とにｎ+ 拡散層１６とｐ+拡
散層１７とを夫々形成する。
膜１３を酸化防止膜にしてＳｉ基板１１を酸化して、開
口１３ａに臨む領域に素子分離用のＳｉＯ2 膜１４を形
成した後、Ｓｉ3 Ｎ4 膜１３とＳｉＯ2 膜１２とを除去
する。そして、Ｓｉ基板１１にＰウェル１５を形成し、
このＰウェル１５の内と外とにｎ+ 拡散層１６とｐ+拡
散層１７とを夫々形成する。
【０００５】図４は、バルクＣＭＯＳ構造の半導体装置
を製造する方法の第２従来例であって所謂トレンチ素子
分離法を用いる方法を示している。この第２従来例で
は、図４に示す様に、素子分離用のＳｉＯ2 膜を形成す
べき領域にトレンチ２１を形成し、全面にＳｉＯ2 膜２
２を堆積させてトレンチ２１を埋める。そして、ＳｉＯ
2 膜２２に化学的機械的研磨を施し、トレンチ２１内に
のみＳｉＯ2 膜２２を残して、このＳｉＯ2 膜２２を素
子分離用にする。
を製造する方法の第２従来例であって所謂トレンチ素子
分離法を用いる方法を示している。この第２従来例で
は、図４に示す様に、素子分離用のＳｉＯ2 膜を形成す
べき領域にトレンチ２１を形成し、全面にＳｉＯ2 膜２
２を堆積させてトレンチ２１を埋める。そして、ＳｉＯ
2 膜２２に化学的機械的研磨を施し、トレンチ２１内に
のみＳｉＯ2 膜２２を残して、このＳｉＯ2 膜２２を素
子分離用にする。
【０００６】図５は、バルクＣＭＯＳ構造の半導体装置
を製造する方法の第３従来例であって変形ＬＯＣＯＳ法
とトレンチ素子分離法とを併用した方法を示している。
この第３従来例では、図５に示す様に、変形ＬＯＣＯＳ
法でＳｉＯ2 膜１４を形成した後、ｎ+ 拡散層１６とｐ
+ 拡散層１７とを分離するためのＳｉＯ2 膜１４にのみ
更にトレンチ素子分離法でトレンチ２３とこのトレンチ
２３を埋めるＳｉＯ2膜２４とを形成する。
を製造する方法の第３従来例であって変形ＬＯＣＯＳ法
とトレンチ素子分離法とを併用した方法を示している。
この第３従来例では、図５に示す様に、変形ＬＯＣＯＳ
法でＳｉＯ2 膜１４を形成した後、ｎ+ 拡散層１６とｐ
+ 拡散層１７とを分離するためのＳｉＯ2 膜１４にのみ
更にトレンチ素子分離法でトレンチ２３とこのトレンチ
２３を埋めるＳｉＯ2膜２４とを形成する。
【０００７】
【発明が解決しようとする課題】ところで、例えば図３
（ｂ）からも明らかな様に、ｎ+ 拡散層１６はＰウェル
１５よりも浅いので、隣接するｎ+ 拡散層１６から伸び
た空乏層同士が繋がるためには、これらの空乏層がＳｉ
Ｏ2 膜１４下を迂回する必要があり、空乏層が立体的に
長い距離に亘って伸びる必要がある。従って、ｎ+ 拡散
層１６同士はパンチスルーしにくくて平面的な離間距離
を最小加工寸法まで縮小することができ、このことはｐ
+ 拡散層１７同士についても同様である。
（ｂ）からも明らかな様に、ｎ+ 拡散層１６はＰウェル
１５よりも浅いので、隣接するｎ+ 拡散層１６から伸び
た空乏層同士が繋がるためには、これらの空乏層がＳｉ
Ｏ2 膜１４下を迂回する必要があり、空乏層が立体的に
長い距離に亘って伸びる必要がある。従って、ｎ+ 拡散
層１６同士はパンチスルーしにくくて平面的な離間距離
を最小加工寸法まで縮小することができ、このことはｐ
+ 拡散層１７同士についても同様である。
【０００８】これに対して、Ｐウェル１５はｎ+ 拡散層
１６よりも深いので、ｐ+ 拡散層１７及びＰウェル１５
から伸びた空乏層は、立体的にあまり長い距離に亘って
伸びなくても互いに繋がる。従って、ｐ+ 拡散層１７と
Ｐウェル１５とはパンチスルーし易く、このパンチスル
ーを防止するためには、ｐ+ 拡散層１７とＰウェル１５
との平面的な離間距離を長くする必要がある。
１６よりも深いので、ｐ+ 拡散層１７及びＰウェル１５
から伸びた空乏層は、立体的にあまり長い距離に亘って
伸びなくても互いに繋がる。従って、ｐ+ 拡散層１７と
Ｐウェル１５とはパンチスルーし易く、このパンチスル
ーを防止するためには、ｐ+ 拡散層１７とＰウェル１５
との平面的な離間距離を長くする必要がある。
【０００９】このことは、ｎ+ 拡散層１６とＳｉ基板１
１とについても同様であり、ｎ+ 拡散層１６とＳｉ基板
１１との平面的な離間距離を長くする必要がある。そし
て、ｎ+ 拡散層１６とｐ+ 拡散層１７との平面的な離間
距離は、ｎ+ 拡散層１６とＳｉ基板１１との平面的な離
間距離、及びｐ+ 拡散層１７とＰウェル１５との平面的
な離間距離の和になるので、結局、ｎ+ 拡散層１６とｐ
+ 拡散層１７との平面的な離間距離を特に長くする必要
がある。
１とについても同様であり、ｎ+ 拡散層１６とＳｉ基板
１１との平面的な離間距離を長くする必要がある。そし
て、ｎ+ 拡散層１６とｐ+ 拡散層１７との平面的な離間
距離は、ｎ+ 拡散層１６とＳｉ基板１１との平面的な離
間距離、及びｐ+ 拡散層１７とＰウェル１５との平面的
な離間距離の和になるので、結局、ｎ+ 拡散層１６とｐ
+ 拡散層１７との平面的な離間距離を特に長くする必要
がある。
【００１０】一方、図３に示した第１従来例では、図３
（ａ）の工程におけるＳｉ基板１１のエッチング量を多
くすれば、ＳｉＯ2 膜１４を形成するための酸化がＳｉ
基板１１中の深い位置から開始されるので、ＳｉＯ2 膜
１４もＳｉ基板１１中の深い位置まで形成される。
（ａ）の工程におけるＳｉ基板１１のエッチング量を多
くすれば、ＳｉＯ2 膜１４を形成するための酸化がＳｉ
基板１１中の深い位置から開始されるので、ＳｉＯ2 膜
１４もＳｉ基板１１中の深い位置まで形成される。
【００１１】この結果、ｎ+ 拡散層１６とＳｉ基板１１
との立体的な離間距離、及びｐ+ 拡散層１７とＰウェル
１５との立体的な離間距離の何れもが長くなり、ＳｉＯ
2 膜１４によるｎ+ 拡散層１６とｐ+ 拡散層１７との分
離能力が高くなって、ｎ+ 拡散層１６とｐ+ 拡散層１７
との平面的な離間距離を縮小することができる。
との立体的な離間距離、及びｐ+ 拡散層１７とＰウェル
１５との立体的な離間距離の何れもが長くなり、ＳｉＯ
2 膜１４によるｎ+ 拡散層１６とｐ+ 拡散層１７との分
離能力が高くなって、ｎ+ 拡散層１６とｐ+ 拡散層１７
との平面的な離間距離を縮小することができる。
【００１２】しかし、図３（ａ）の工程におけるＳｉ基
板１１のエッチング量を多くすると、ＳｉＯ2 膜１４に
おけるバーズビークも大きくなり、狭チャネル効果が増
大する。このため、Ｓｉ基板１１のエッチング量を多く
することができず、結局、第１従来例では、ｎ+ 拡散層
１６とｐ+ 拡散層１７との平面的な離間距離を縮小する
ことが困難であった。
板１１のエッチング量を多くすると、ＳｉＯ2 膜１４に
おけるバーズビークも大きくなり、狭チャネル効果が増
大する。このため、Ｓｉ基板１１のエッチング量を多く
することができず、結局、第１従来例では、ｎ+ 拡散層
１６とｐ+ 拡散層１７との平面的な離間距離を縮小する
ことが困難であった。
【００１３】これに対して、図４に示した第２従来例で
は、トレンチ２１を深くすることによってＳｉＯ2 膜２
２によるｎ+ 拡散層１６とｐ+ 拡散層１７との分離能力
を高めることができ、しかも、Ｓｉ基板１１の酸化によ
ってＳｉＯ2 膜２２を形成しているのではないので、狭
チャネル効果を増大させることなく、ｎ+ 拡散層１６と
ｐ+ 拡散層１７との平面的な離間距離を縮小することが
できる。
は、トレンチ２１を深くすることによってＳｉＯ2 膜２
２によるｎ+ 拡散層１６とｐ+ 拡散層１７との分離能力
を高めることができ、しかも、Ｓｉ基板１１の酸化によ
ってＳｉＯ2 膜２２を形成しているのではないので、狭
チャネル効果を増大させることなく、ｎ+ 拡散層１６と
ｐ+ 拡散層１７との平面的な離間距離を縮小することが
できる。
【００１４】しかし、トレンチ２１を所望の形状に制御
することは容易でなく、トレンチ２１内にのみＳｉＯ2
膜２２を残すための化学的機械的研磨を制御することも
容易ではない。このため、第２従来例では、工程が簡単
であるとは言い難かった。
することは容易でなく、トレンチ２１内にのみＳｉＯ2
膜２２を残すための化学的機械的研磨を制御することも
容易ではない。このため、第２従来例では、工程が簡単
であるとは言い難かった。
【００１５】また、図５に示した第３従来例は、変形Ｌ
ＯＣＯＳ法とトレンチ素子分離法とを併用した方法であ
るので、第２従来例よりも工程が更に複雑である。つま
り、第１〜第３従来例の何れによっても、ｎ+ 拡散層１
６とｐ+ 拡散層１７との平面的な離間距離が縮小されて
いて微細なバルクＣＭＯＳ構造の半導体装置を容易には
製造することができなかった。
ＯＣＯＳ法とトレンチ素子分離法とを併用した方法であ
るので、第２従来例よりも工程が更に複雑である。つま
り、第１〜第３従来例の何れによっても、ｎ+ 拡散層１
６とｐ+ 拡散層１７との平面的な離間距離が縮小されて
いて微細なバルクＣＭＯＳ構造の半導体装置を容易には
製造することができなかった。
【００１６】
【課題を解決するための手段】請求項１の半導体装置
は、反対導電型の拡散層同士の間における素子分離酸化
膜が、同一導電型の拡散層同士の間における素子分離酸
化膜よりも半導体基板中の深い位置まで形成されている
ことを特徴としている。
は、反対導電型の拡散層同士の間における素子分離酸化
膜が、同一導電型の拡散層同士の間における素子分離酸
化膜よりも半導体基板中の深い位置まで形成されている
ことを特徴としている。
【００１７】請求項２の半導体装置の製造方法は、素子
分離酸化膜を形成すべき領域に開口を有する酸化防止膜
を半導体基板上に形成する工程と、同一導電型の拡散層
同士の間における前記素子分離酸化膜を形成すべき領域
の前記開口を覆うマスク層を形成する工程と、前記酸化
防止膜及び前記マスク層をマスクにして前記半導体基板
をエッチングする工程と、前記エッチングの後に、前記
酸化防止膜をマスクにして前記半導体基板を酸化するこ
とによって前記素子分離酸化膜を形成する工程とを具備
することを特徴としている。
分離酸化膜を形成すべき領域に開口を有する酸化防止膜
を半導体基板上に形成する工程と、同一導電型の拡散層
同士の間における前記素子分離酸化膜を形成すべき領域
の前記開口を覆うマスク層を形成する工程と、前記酸化
防止膜及び前記マスク層をマスクにして前記半導体基板
をエッチングする工程と、前記エッチングの後に、前記
酸化防止膜をマスクにして前記半導体基板を酸化するこ
とによって前記素子分離酸化膜を形成する工程とを具備
することを特徴としている。
【００１８】請求項３の半導体装置の製造方法は、請求
項２の半導体装置の製造方法において、前記酸化防止膜
をマスクにして前記半導体基板をエッチングする工程
と、前記酸化防止膜及び前記マスク層をマスクにして前
記半導体基板をエッチングする工程とを具備することを
特徴としている。
項２の半導体装置の製造方法において、前記酸化防止膜
をマスクにして前記半導体基板をエッチングする工程
と、前記酸化防止膜及び前記マスク層をマスクにして前
記半導体基板をエッチングする工程とを具備することを
特徴としている。
【００１９】請求項４の半導体装置の製造方法は、請求
項２の半導体装置の製造方法において、前記開口の内側
面に酸化防止性の側壁を形成する工程と、前記酸化防止
膜、前記側壁及び前記マスク層をマスクにして前記エッ
チングを行う工程と、前記酸化防止膜及び前記側壁をマ
スクにして前記酸化を行う工程とを具備することを特徴
としている。
項２の半導体装置の製造方法において、前記開口の内側
面に酸化防止性の側壁を形成する工程と、前記酸化防止
膜、前記側壁及び前記マスク層をマスクにして前記エッ
チングを行う工程と、前記酸化防止膜及び前記側壁をマ
スクにして前記酸化を行う工程とを具備することを特徴
としている。
【００２０】請求項５の半導体装置の製造方法は、請求
項４の半導体装置の製造方法において、前記酸化防止膜
及び前記側壁をマスクにして前記半導体基板をエッチン
グする工程と、前記酸化防止膜、前記側壁及び前記マス
ク層をマスクにして前記半導体基板をエッチングする工
程とを具備することを特徴としている。
項４の半導体装置の製造方法において、前記酸化防止膜
及び前記側壁をマスクにして前記半導体基板をエッチン
グする工程と、前記酸化防止膜、前記側壁及び前記マス
ク層をマスクにして前記半導体基板をエッチングする工
程とを具備することを特徴としている。
【００２１】
【作用】請求項１の半導体装置では、ウェルが半導体基
板中の深い位置まで形成されていても、第１導電型の拡
散層を含む第２導電型のウェルまたは半導体基板と第２
導電型の拡散層との立体的な離間距離が長くて、第１導
電型の拡散層を含む第２導電型のウェルまたは半導体基
板と第２導電型の拡散層とがパンチスルーしにくい。
板中の深い位置まで形成されていても、第１導電型の拡
散層を含む第２導電型のウェルまたは半導体基板と第２
導電型の拡散層との立体的な離間距離が長くて、第１導
電型の拡散層を含む第２導電型のウェルまたは半導体基
板と第２導電型の拡散層とがパンチスルーしにくい。
【００２２】請求項２の半導体装置の製造方法では、反
対導電型の拡散層同士の間における素子分離酸化膜を形
成すべき領域での酸化が、同一導電型の拡散層同士の間
における素子分離酸化膜を形成すべき領域での酸化より
も半導体基板中の深い位置から開始される。
対導電型の拡散層同士の間における素子分離酸化膜を形
成すべき領域での酸化が、同一導電型の拡散層同士の間
における素子分離酸化膜を形成すべき領域での酸化より
も半導体基板中の深い位置から開始される。
【００２３】このため、全体として簡単な工程であるに
も拘らず、反対導電型の拡散層同士の間における素子分
離酸化膜が同一導電型の拡散層同士の間における素子分
離酸化膜よりも半導体基板中の深い位置まで形成され
る。
も拘らず、反対導電型の拡散層同士の間における素子分
離酸化膜が同一導電型の拡散層同士の間における素子分
離酸化膜よりも半導体基板中の深い位置まで形成され
る。
【００２４】請求項３の半導体装置の製造方法では、同
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
る。
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
る。
【００２５】請求項４の半導体装置の製造方法では、酸
化防止膜の開口が酸化防止性の側壁によって狭められ
て、半導体基板が酸化される領域も狭められるので、反
対導電型の拡散層同士の間における素子分離酸化膜が同
一導電型の拡散層同士の間における素子分離酸化膜より
も半導体基板中の深い位置まで形成されるのみならず、
何れの拡散層同士の間においても幅の狭い素子分離酸化
膜を形成することができる。
化防止膜の開口が酸化防止性の側壁によって狭められ
て、半導体基板が酸化される領域も狭められるので、反
対導電型の拡散層同士の間における素子分離酸化膜が同
一導電型の拡散層同士の間における素子分離酸化膜より
も半導体基板中の深い位置まで形成されるのみならず、
何れの拡散層同士の間においても幅の狭い素子分離酸化
膜を形成することができる。
【００２６】請求項５の半導体装置の製造方法では、同
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るのみならず、何れの拡散層同士の間においても幅の狭
い素子分離酸化膜を形成することができる。
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るのみならず、何れの拡散層同士の間においても幅の狭
い素子分離酸化膜を形成することができる。
【００２７】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１、２を参照しながら説明する。図１が、第１実施例
を示している。この第１実施例では、図１（ａ）に示す
様に、ｎ型のＳｉ基板１１を酸化してその表面に膜厚が
２０ｎｍ程度のパッド用のＳｉＯ2 膜１２を形成し、更
に、膜厚が１００ｎｍ程度のＳｉ3 Ｎ4 膜１３をＣＶＤ
法で堆積させる。
図１、２を参照しながら説明する。図１が、第１実施例
を示している。この第１実施例では、図１（ａ）に示す
様に、ｎ型のＳｉ基板１１を酸化してその表面に膜厚が
２０ｎｍ程度のパッド用のＳｉＯ2 膜１２を形成し、更
に、膜厚が１００ｎｍ程度のＳｉ3 Ｎ4 膜１３をＣＶＤ
法で堆積させる。
【００２８】そして、Ｓｉ3 Ｎ4 膜１３のうちで素子分
離用のＳｉＯ2 膜を形成すべき領域に開口１３ａを形成
し、更に、開口１３ａと同じパターンでＳｉＯ2 膜１２
をエッチングして、開口１３ａに臨むＳｉ基板１１の表
面を露出させる。
離用のＳｉＯ2 膜を形成すべき領域に開口１３ａを形成
し、更に、開口１３ａと同じパターンでＳｉＯ2 膜１２
をエッチングして、開口１３ａに臨むＳｉ基板１１の表
面を露出させる。
【００２９】次に、図１（ｂ）に示す様に、後に形成す
るｎ+ 拡散層とｐ+ 拡散層との間における開口１３ａ以
外の領域をレジスト２５で覆い、このレジスト２５とＳ
ｉ3Ｎ4 膜１３とをマスクにして、Ｓｉ基板１１を１０
０ｎｍ程度の深さまでエッチングする。
るｎ+ 拡散層とｐ+ 拡散層との間における開口１３ａ以
外の領域をレジスト２５で覆い、このレジスト２５とＳ
ｉ3Ｎ4 膜１３とをマスクにして、Ｓｉ基板１１を１０
０ｎｍ程度の深さまでエッチングする。
【００３０】次に、図１（ｃ）に示す様に、レジスト２
５を除去した後、Ｓｉ3 Ｎ4 膜１３を酸化防止膜にし
て、９５０℃程度の水蒸気雰囲気中でＳｉ基板１１を酸
化して、開口１３ａに臨む領域に、膜厚が４００ｎｍ程
度の素子分離用のＳｉＯ2 膜１４ａ、１４ｂを形成す
る。この時、Ｓｉ基板１１の１００ｎｍ程度の深さから
酸化が開始されたＳｉＯ2 膜１４ａは、Ｓｉ基板１１の
表面から酸化が開始されたＳｉＯ2 膜１４ｂよりも、Ｓ
ｉ基板１１中の深い位置まで形成される。
５を除去した後、Ｓｉ3 Ｎ4 膜１３を酸化防止膜にし
て、９５０℃程度の水蒸気雰囲気中でＳｉ基板１１を酸
化して、開口１３ａに臨む領域に、膜厚が４００ｎｍ程
度の素子分離用のＳｉＯ2 膜１４ａ、１４ｂを形成す
る。この時、Ｓｉ基板１１の１００ｎｍ程度の深さから
酸化が開始されたＳｉＯ2 膜１４ａは、Ｓｉ基板１１の
表面から酸化が開始されたＳｉＯ2 膜１４ｂよりも、Ｓ
ｉ基板１１中の深い位置まで形成される。
【００３１】次に、図１（ｄ）に示す様に、Ｓｉ3 Ｎ4
膜１３とＳｉＯ2 膜１２とを除去してから、素子活性領
域の表面に犠牲酸化膜としてのＳｉＯ2 膜２６を形成す
る。そして、不純物のイオン注入で、Ｓｉ基板１１にＰ
ウェル１５を形成し、このＰウェル１５の内と外とにｎ
+ 拡散層１６とｐ+ 拡散層１７とを夫々形成する。
膜１３とＳｉＯ2 膜１２とを除去してから、素子活性領
域の表面に犠牲酸化膜としてのＳｉＯ2 膜２６を形成す
る。そして、不純物のイオン注入で、Ｓｉ基板１１にＰ
ウェル１５を形成し、このＰウェル１５の内と外とにｎ
+ 拡散層１６とｐ+ 拡散層１７とを夫々形成する。
【００３２】図２が、第２実施例を示している。この第
２実施例でも、図２（ａ）に示す様に、開口１３ａに臨
むＳｉ基板１１の表面を露出させるまでは、図１に示し
た第１実施例と実質的に同様の工程を実行する。しか
し、この第２実施例では、図２（ｂ）に示す様に、その
後、Ｓｉ3 Ｎ4 膜１３を酸化防止膜にしてＳｉ基板１１
を酸化して、開口１３ａに臨む領域に、膜厚が１０ｎｍ
程度のＳｉＯ2 膜２７を形成する。
２実施例でも、図２（ａ）に示す様に、開口１３ａに臨
むＳｉ基板１１の表面を露出させるまでは、図１に示し
た第１実施例と実質的に同様の工程を実行する。しか
し、この第２実施例では、図２（ｂ）に示す様に、その
後、Ｓｉ3 Ｎ4 膜１３を酸化防止膜にしてＳｉ基板１１
を酸化して、開口１３ａに臨む領域に、膜厚が１０ｎｍ
程度のＳｉＯ2 膜２７を形成する。
【００３３】そして、膜厚が１００ｎｍ程度のＳｉ3 Ｎ
4 膜２８をＣＶＤ法で堆積させ、このＳｉ3 Ｎ4 膜２８
の全面をエッチバックし、更に、ＳｉＯ2 膜２７をエッ
チングする。この結果、Ｓｉ3 Ｎ4 膜２８から成る側壁
が開口１３ａの内側面に形成されて、開口１３ａよりも
狭い開口２８ａがＳｉ3 Ｎ4 膜２８の内側に形成され
る。
4 膜２８をＣＶＤ法で堆積させ、このＳｉ3 Ｎ4 膜２８
の全面をエッチバックし、更に、ＳｉＯ2 膜２７をエッ
チングする。この結果、Ｓｉ3 Ｎ4 膜２８から成る側壁
が開口１３ａの内側面に形成されて、開口１３ａよりも
狭い開口２８ａがＳｉ3 Ｎ4 膜２８の内側に形成され
る。
【００３４】次に、図２（ｃ）に示す様に、後に形成す
るｎ+ 拡散層とｐ+ 拡散層との間における開口２８ａ以
外の領域をレジスト２５で覆い、このレジスト２５とＳ
ｉ3Ｎ4 膜１３、２８とをマスクにして、Ｓｉ基板１１
を１００ｎｍ程度の深さまでエッチングする。
るｎ+ 拡散層とｐ+ 拡散層との間における開口２８ａ以
外の領域をレジスト２５で覆い、このレジスト２５とＳ
ｉ3Ｎ4 膜１３、２８とをマスクにして、Ｓｉ基板１１
を１００ｎｍ程度の深さまでエッチングする。
【００３５】次に、図２（ｄ）に示す様に、レジスト２
５を除去した後、Ｓｉ3 Ｎ4 膜１３２８を酸化防止膜に
して、９５０℃程度の水蒸気雰囲気中でＳｉ基板１１を
酸化して、開口２８ａに臨む領域に、膜厚が４００ｎｍ
程度の素子分離用のＳｉＯ2膜１４ｃ、１４ｄを形成す
る。この時、Ｓｉ基板１１の１００ｎｍ程度の深さから
酸化が開始されたＳｉＯ2 膜１４ｃは、Ｓｉ基板１１の
表面から酸化が開始されたＳｉＯ2 膜１４ｄよりも、Ｓ
ｉ基板１１中の深い位置まで形成される。
５を除去した後、Ｓｉ3 Ｎ4 膜１３２８を酸化防止膜に
して、９５０℃程度の水蒸気雰囲気中でＳｉ基板１１を
酸化して、開口２８ａに臨む領域に、膜厚が４００ｎｍ
程度の素子分離用のＳｉＯ2膜１４ｃ、１４ｄを形成す
る。この時、Ｓｉ基板１１の１００ｎｍ程度の深さから
酸化が開始されたＳｉＯ2 膜１４ｃは、Ｓｉ基板１１の
表面から酸化が開始されたＳｉＯ2 膜１４ｄよりも、Ｓ
ｉ基板１１中の深い位置まで形成される。
【００３６】次に、図２（ｅ）に示す様に、Ｓｉ3 Ｎ4
膜１３、２８とＳｉＯ2 膜１２とを除去してから、素子
活性領域の表面に犠牲酸化膜としてのＳｉＯ2 膜２６を
形成する。そして、不純物のイオン注入で、Ｓｉ基板１
１にＰウェル１５を形成し、このＰウェル１５の内と外
とにｎ+ 拡散層１６とｐ+ 拡散層１７とを夫々形成す
る。
膜１３、２８とＳｉＯ2 膜１２とを除去してから、素子
活性領域の表面に犠牲酸化膜としてのＳｉＯ2 膜２６を
形成する。そして、不純物のイオン注入で、Ｓｉ基板１
１にＰウェル１５を形成し、このＰウェル１５の内と外
とにｎ+ 拡散層１６とｐ+ 拡散層１７とを夫々形成す
る。
【００３７】なお、以上の第１実施例では、図１（ｂ）
に示した様に、レジスト２５とＳｉ3 Ｎ4 膜１３との両
方をマスクにしたエッチングのみをＳｉ基板１１に対し
て行っており、第２実施例でも、図２（ｃ）に示した様
に、レジスト２５とＳｉ3 Ｎ4 膜１３、２８との両方を
マスクにしたエッチングのみをＳｉ基板１１に対して行
っている。
に示した様に、レジスト２５とＳｉ3 Ｎ4 膜１３との両
方をマスクにしたエッチングのみをＳｉ基板１１に対し
て行っており、第２実施例でも、図２（ｃ）に示した様
に、レジスト２５とＳｉ3 Ｎ4 膜１３、２８との両方を
マスクにしたエッチングのみをＳｉ基板１１に対して行
っている。
【００３８】しかし、ＳｉＯ2 膜１４ａ、１４ｃがＳｉ
Ｏ2 膜１４ｂ、１４ｄよりもＳｉ基板１１中の深い位置
まで形成されさえすればよいので、上述のエッチングの
他に、レジスト２５を形成する前またはレジスト２５を
除去した後に、Ｓｉ3 Ｎ4 膜１３またはＳｉ3 Ｎ4 膜１
３、２８のみをマスクにしたエッチングをもＳｉ基板１
１に対して行ってもよい。
Ｏ2 膜１４ｂ、１４ｄよりもＳｉ基板１１中の深い位置
まで形成されさえすればよいので、上述のエッチングの
他に、レジスト２５を形成する前またはレジスト２５を
除去した後に、Ｓｉ3 Ｎ4 膜１３またはＳｉ3 Ｎ4 膜１
３、２８のみをマスクにしたエッチングをもＳｉ基板１
１に対して行ってもよい。
【００３９】
【発明の効果】請求項１の半導体装置では、第１導電型
の拡散層を含む第２導電型のウェルまたは半導体基板と
第２導電型の拡散層とがパンチスルーしにくいので、反
対導電型の拡散層同士の平面的な離間距離を縮小するこ
とができて、バルクＣＭＯＳ構造の半導体装置の微細化
を図ることができる。
の拡散層を含む第２導電型のウェルまたは半導体基板と
第２導電型の拡散層とがパンチスルーしにくいので、反
対導電型の拡散層同士の平面的な離間距離を縮小するこ
とができて、バルクＣＭＯＳ構造の半導体装置の微細化
を図ることができる。
【００４０】請求項２の半導体装置の製造方法では、全
体として簡単な工程であるにも拘らず、反対導電型の拡
散層同士の間における素子分離酸化膜が同一導電型の拡
散層同士の間における素子分離酸化膜よりも半導体基板
中の深い位置まで形成されるので、反対導電型の拡散層
同士の平面的な離間距離が縮小されていて微細なバルク
ＣＭＯＳ構造の半導体装置を容易に製造することができ
る。
体として簡単な工程であるにも拘らず、反対導電型の拡
散層同士の間における素子分離酸化膜が同一導電型の拡
散層同士の間における素子分離酸化膜よりも半導体基板
中の深い位置まで形成されるので、反対導電型の拡散層
同士の平面的な離間距離が縮小されていて微細なバルク
ＣＭＯＳ構造の半導体装置を容易に製造することができ
る。
【００４１】請求項３の半導体装置の製造方法では、同
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るので、反対導電型の拡散層同士のみならず同一導電型
の拡散層同士の平面的な離間距離も縮小されていて更に
微細なバルクＣＭＯＳ構造の半導体装置を製造すること
ができる。
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るので、反対導電型の拡散層同士のみならず同一導電型
の拡散層同士の平面的な離間距離も縮小されていて更に
微細なバルクＣＭＯＳ構造の半導体装置を製造すること
ができる。
【００４２】請求項４の半導体装置の製造方法では、反
対導電型の拡散層同士の間における素子分離酸化膜が同
一導電型の拡散層同士の間における素子分離酸化膜より
も半導体基板中の深い位置まで形成されるのみならず、
何れの拡散層同士の間においても幅の狭い素子分離酸化
膜を形成することができるので、反対導電型の拡散層同
士の平面的な離間距離が縮小されていて微細であり且つ
狭チャネル効果が抑制されているバルクＣＭＯＳ構造の
半導体装置を製造することができる。
対導電型の拡散層同士の間における素子分離酸化膜が同
一導電型の拡散層同士の間における素子分離酸化膜より
も半導体基板中の深い位置まで形成されるのみならず、
何れの拡散層同士の間においても幅の狭い素子分離酸化
膜を形成することができるので、反対導電型の拡散層同
士の平面的な離間距離が縮小されていて微細であり且つ
狭チャネル効果が抑制されているバルクＣＭＯＳ構造の
半導体装置を製造することができる。
【００４３】請求項５の半導体装置の製造方法では、同
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るのみならず、何れの拡散層同士の間においても幅の狭
い素子分離酸化膜を形成することができるので、反対導
電型の拡散層同士のみならず同一導電型の拡散層同士の
平面的な離間距離も縮小されていて更に微細であり且つ
狭チャネル効果が抑制されているバルクＣＭＯＳ構造の
半導体装置を製造することができる。
一導電型の拡散層同士の間における素子分離酸化膜も半
導体基板中のある程度深い位置まで形成することができ
るのみならず、何れの拡散層同士の間においても幅の狭
い素子分離酸化膜を形成することができるので、反対導
電型の拡散層同士のみならず同一導電型の拡散層同士の
平面的な離間距離も縮小されていて更に微細であり且つ
狭チャネル効果が抑制されているバルクＣＭＯＳ構造の
半導体装置を製造することができる。
【図１】本願の発明の第１実施例を工程順に示す半導体
装置の側断面図である。
装置の側断面図である。
【図２】本願の発明の第２実施例を工程順に示す半導体
装置の側断面図である。
装置の側断面図である。
【図３】本願の発明の第１従来例を工程順に示す半導体
装置の側断面図である。
装置の側断面図である。
【図４】本願の発明の第２従来例で製造した半導体装置
の側断面図である。
の側断面図である。
【図５】本願の発明の第３従来例で製造した半導体装置
の側断面図である。
の側断面図である。
１１ Ｓｉ基板 １３ Ｓｉ3 Ｎ4 膜 １３ａ 開口 １４ａ ＳｉＯ2 膜 １４ｂ ＳｉＯ2 膜 １４ｃ ＳｉＯ2 膜 １４ｄ ＳｉＯ2 膜 ２５ レジスト ２８ Ｓｉ3 Ｎ4 膜
Claims (5)
- 【請求項１】 反対導電型の拡散層同士の間における素
子分離酸化膜が、同一導電型の拡散層同士の間における
素子分離酸化膜よりも半導体基板中の深い位置まで形成
されていることを特徴とする半導体装置。 - 【請求項２】 素子分離酸化膜を形成すべき領域に開口
を有する酸化防止膜を半導体基板上に形成する工程と、 同一導電型の拡散層同士の間における前記素子分離酸化
膜を形成すべき領域の前記開口を覆うマスク層を形成す
る工程と、 前記酸化防止膜及び前記マスク層をマスクにして前記半
導体基板をエッチングする工程と、 前記エッチングの後に、前記酸化防止膜をマスクにして
前記半導体基板を酸化することによって前記素子分離酸
化膜を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記酸化防止膜をマスクにして前記半導
体基板をエッチングする工程と、 前記酸化防止膜及び前記マスク層をマスクにして前記半
導体基板をエッチングする工程とを具備することを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記開口の内側面に酸化防止性の側壁を
形成する工程と、 前記酸化防止膜、前記側壁及び前記マスク層をマスクに
して前記エッチングを行う工程と、 前記酸化防止膜及び前記側壁をマスクにして前記酸化を
行う工程とを具備することを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項５】 前記酸化防止膜及び前記側壁をマスクに
して前記半導体基板をエッチングする工程と、 前記酸化防止膜、前記側壁及び前記マスク層をマスクに
して前記半導体基板をエッチングする工程とを具備する
ことを特徴とする請求項４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095595A JPH098121A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095595A JPH098121A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098121A true JPH098121A (ja) | 1997-01-10 |
Family
ID=16092204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18095595A Pending JPH098121A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098121A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182118A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置及びその製造方法。 |
| JP2009158779A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置及び同装置の製造方法 |
| JP2009158555A (ja) * | 2007-12-25 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US8044898B2 (en) | 2007-04-16 | 2011-10-25 | Nagano Keiki Co., Ltd. | LED display apparatus having a column and row controller |
| JP2013115144A (ja) * | 2011-11-25 | 2013-06-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-06-23 JP JP18095595A patent/JPH098121A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182118A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置及びその製造方法。 |
| US8044898B2 (en) | 2007-04-16 | 2011-10-25 | Nagano Keiki Co., Ltd. | LED display apparatus having a column and row controller |
| JP2009158555A (ja) * | 2007-12-25 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| JP2009158779A (ja) * | 2007-12-27 | 2009-07-16 | Oki Semiconductor Co Ltd | 半導体装置及び同装置の製造方法 |
| JP2013115144A (ja) * | 2011-11-25 | 2013-06-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
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