KR100190036B1 - 반도체 소자의 분리 방법 - Google Patents

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Abstract

버즈비크의 발생을 억제할 수 있는 반도체 소자분리 방법은, 활성영역과 비활성영역으로 한정되는 반도체 기판 상에 패드산화막과 실리콘을 함유한 절연막을 형성하는 단계, 상기 실리콘을 함유한 절연막을 패터닝하여 상기 비활성영역에 형성된 패드산화막을 노출시키는 단계, 상기 실리콘을 함유한 절연막 측벽에 폴리실리콘 스페이서를 형성하는 단계, 결과물 전면에 절화막을 형성하는 단계, 결과물을 산화하여 소자분리용의 필드산화막을 형성하는 단계, 및 상기 실리콘을 함유한 절연막 및 패드산화막을 제거하고 상기 필드산화막을 평탄화하는 단계를 구비한다.

Description

반도체 소자의 분리 방법
제1a도 내지 제1e도는 종래 기술에 따른 반도체소자의 분리 방법을 나타내는 단면도이다.
제2a도 내지 제2e도는 본 발명에 따른 반도체 소자의 분리 방법을 나타내는 단면도이다.
본 발명은 반도체 소자의 분리 방법에 관한 것으로, 특히 스페이서를 이용하여 반도체 소자를 분리하는 방법에 관한 것이다.
소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진(margin)을 좌우하게 되므로, 이를 효과적으로 국복하기 위해서는 소자 분리 산화막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.
반도체 장치에 있어 소자 분리를 이루는 방법에는 크게 선택적 산화법(LOCOS)과 트렌치를 이용하는 방법이 있다.
일반적으로 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자 분리 방법(LOCal Oxidation of Sillcon; 이하 LOCOS라 칭함)은 공정이 간단하다는 잇점이 있으나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird′s Beak)에 의한 펀치쓰루(Punch Through)와 소자분리 산화막의 두께감소(Field Oxide Thinning) 효과로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자 분리 방법은, 소자 분리 산화막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로 열산화공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있고, 실리콘 기판에 트렌치를 형성하고 내부를 산화막등 절연 물질로 채움으로써 같은 소자 분리 폭에서도 효과적인 소자 분리 깊이(Effective Isolation Length)를 가질 수 있어 LOCOS보다 작은 소자분리 (Small Isolation)영역을 만들 수 있다. 그러나 제조 공정이 복잡하고 제조 단가가 높은 문제가 있다.
한편 LOCOS방법을 사용하면서 버즈비크의 발생을 막기 위한 방법이 1994년 IDEM pp.679-682에 A Highly Practical Modified LOCOS Isolation Technology for the 256Mbit DRAM으로 개시되었으며, 제1a도 내지 제1e도를 참고로 상세히 설명한다.
제1a도에서, 활성영역과 비활성영역으로 한정되는 반도체 기판(10)상에 패드산화막(15)과 질화막(20)을 순차적으로 형성하고, 상기 질화막(20)이 패터닝되어 비활성영역의 소자 분리 산화막이 형성될 부분의 패드산화막(15)이 노출된다.
제1b도에서, 노출된 패드산화막은 제거되고 열산화공정을 실시하여 소자 분리 산화막이 형성될 영역의 기판 상에 박막이 열산화막(25)이 형성된다.
제1c도에서, 상기 결과물 전면에 폴리실리콘을 침적하고 식각하여 상기 질화막(20)의 측벽에 폴리실리콘 스페이서(30)를 형성한다.
제1d도에서, 산화공정이 실시되어 소자 분리 산화막(35)이 형성된다.
제1e도에서, 상기 질화막(20) 및 패드산화막(15)을 제거하고 희생층(도시되지 않음)을 성장시킨 후 소자 분리 산화막을 평탄화한다.
여기서 스페이서(30)로 폴리실리콘 이외에 질화막도 사용될 수 있으며, 폴리실리콘을 사용하면 활성영역과 소자분리영역간의 단차를 완화시킬 수 있고 질화막으로 사용할 경우에 비해 누설전류를 감소시킬 수 있다. 그런데, 폴리실리콘 스페이서의 두께는 1d도의 소자분리 산화공정량에 의해 변경된다. 즉 폴리실리콘 스페이서의 두께가 버즈비크의 성장에 민감한 영향을 끼친다. 또한 반도체 소자의 고집적화에 의해 소자간 분리영역이 좁아지고 이에 따라 스페이서의 두께 또한 낮아져야 하는데, 0.46㎛에서 위의 소자 분리 기술을 사용한 경우 오히려 버즈비크가 크게 성장하였다. 이는 폴리실리콘 스페이서가 열산화막(25) 보다 빠르게 성장되어 버즈비크의 발생을 억제하지 못했기 때문이다.
따라서, 본 발명은 상술한 문제점을 해결할 수 있는 소자 분리 방법을 제공함에 있다.
본 발명의 목적을 달성하기 위한 반도체 소자의 분리 방법은, 활성영역과 비활성영역으로 한정되는 반도체 기판 상에 패드산화막과 실리콘을 함유한 절연막을 형성하는 단계, 상기 실리콘을 함유한 절연막을 패터닝하여 상기 비활성영역에 형성된 패드산화막을 노출시키는 단계, 상기 실리콘을 함유한 절연막 측벽에 폴리실리콘 스페이서를 형성하는 단계, 결과물 전면에 질화막을 형성하는 단계, 결과물을 산화하여 소자분리용의 필드산화막을 형성하는 단계, 및 상기 실리콘을 함유한 절연막 및 패드산화막을 제거하고 상기 필드산화막을 평탄화하는 단계를 구비한다.
여기서 실리콘을 함유한 절연막으로 질화막이 사용되었다.
이하 본 발명을 첨부된 도면을 참고로 상세히 설명한다.
본 발명에서는 실리콘 질화막이 실리콘 상면에서 증착되는 속도가 산화막 위에서 증착되는 것 보다 빠르다는 사실을 이용하였다.
제2a도에서, 제1a도와 같이 활성영역과 비활성영역으로 한정되는 반도체 기판(50) 상에 패드산화막(55)과 질화막(60)을 순차적으로 형성한다. 상기 질화막은 실리콘을 함유한 절연막을 한 예로 사용되었다. 다음, 질화막(605)이 패터닝되어 비활성영역에 형성된 패드산화막(55)을 노출시킨다.
제2b도에서, 결과물 전면에 폴리실리콘을 증착하고 건식식각을 행하여 질화막 측벽에 스페이서(70)를 형성한다. 상기 건식식각 시과도식각을 진행하여 스페이서의 높이를 낮춘다. 여기서 제2b도의 공정 대신에 제1b도 및 제1c도와 같이 패드산화막의 일부를 제거하고 열산화막을 형성할 수도 있다.
제2c도에서, 결과물 전면에 질화막(75)을 증착한다. 이때 실리콘을 함유하는 절연막으로 작용되는 질화막(60) 및 폴리실리콘층(70) 상에 형성되는 질화막(75)의 두께는 패드산화막(55) 상에 형성되는 질화막(75)의 두께보다 크다. 그리고 질화막(75)의 두께는 100Å이하로 하는 것이 바람직하다.
제2d도에서, 소자 분리 산화막을 형성하기 위한 산화공정을 실시한다. 패드산화막 상의 절연막이 완전히 산화될 수 있는 공정에서 산화공정을 실시하여 소자 분리 산화막(80)을 형성한다. 따라서, 실리콘을 함유하는 절연막으로 작용되는 질화막(60) 및 폴리실리콘층(70)상에 형성되는 질화막(75)은 완전히 산화되지 않으며 이로 인해 질화막(75) 하부의 폴리실리콘(70)의 조기산화를 방지하여 결과적으로 버즈비크의 발생을 억제한다.
제2e도에서,상기 질화막(60) 및 패드산화막(55)을 제거하고 상기 소자 분리 산화막(85)을 평탄화하여 완성된 소자 분리 산화막(85)을 형성한다.
이상에서, 고립적 반도체소자에 있어서, 폴리실리콘 스페이서 상에 증착되는 질화막의 두께와 패드산화막상에 증착되는 질화막의 두께의 차이만큼 상기 폴리실리콘 스페이서가 산화되는 것을 지연시킬 수 있어 폴리실리콘의 조기 산화에 의해 억제되지 않는 버즈비크의 발생을 제할 수 있다. 또한 원하는 소자 분리 산화막의 두께를 형성하기 위해 변수로 작용하는 것이 종래에는 폴리실리콘 스페이서였으나 본 발명에서는 패드산화막 상에 형성되는 질화막의 두께이므로 상기 폴리실리콘 스페이서의 높이도 자유롭게 조절할 수 있다.

Claims (3)

  1. 활성영역과 비활성영역으로 한정되는 반도체 기판 상에 패드산화막과 실리콘을 함유한 절연막을 형성하는 단계, 상기 실리콘을 함유한 절연막을 패터닝하여 상기 비활성영역에 형성된 패드산화막을 노출시키는 단계, 상기 실리콘을 함유한 절연막 측벽에 폴리실리콘 스페이서를 형성하는 단계, 결과물 전면에 질화막을 형성하는 단계, 결과물을 산화하여 소자분리용의 필드산화막을 형성하는 단계, 및 상기 실리콘을 함유한 절연막 및 패드산화막을 제거하고 상기 필드산화막을 평탄화하는 단계를 구비함을 특징으로 하는 반도체 소자의 분리 방법.
  2. 제 1항에 있어서, 상기 실리콘을 함유한 절연막으로 질화막이 사용됨을 특징으로 하는 반도체 소자의 분리 방법.
  3. 제 1항에 있어서, 상기 패드산화막의 노출단계 후 상기 폴리실리콘 스페이서 형성단계 전에, 상기 패드산화막을 제거하여 상기 기판 상에 산화막을 특징으로 하는 반도체 소자의 분리 방법.
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