KR100364416B1 - 반도체소자의소자격리방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자격리방법에 관한 것으로, 액티브영역과 소자격리 영역이 정의된 반도체 기판 상의 액티브영역에 제1 절연막과 제2 절연막 적층 구조의 액티브 패턴을 형성한 후 그 소자격리영역의 기판을 소정 두께로 제1 식각하는 공정과; 상기 액티브 패턴 및 기판 상에 제3 절연막과 제4 절연막을 순차적으로 증착하는 공정과: 상기 제3 절연막과 제4 절연막을 에치백하여 측벽 스페이서를 형성하는 공정과; 상기 소자격리영역의 기판을 소정 두께로 제2 식각하는 공정 및; 필드 산화하는 공정을 포함하여 소자 제조를 완료함으로써, 기판과 질화막의 집적적인 접촉을 제거할 수 있게 되어 기판에 야기되던 스트레스를 제거할 수 있을 뿐 아니라 2회의 실리콘 식각 공정으로 인해 격리막의 두께를 증가시키면서도 버즈 비크를 효과적으로 감소시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자의 소자격리방법
본 발명은 반도체 소자의 소자격리방법에 관한 것으로, 특히 액티브 영역과 소자격리영역 경계면에서의 계면 스트레스를 감소시킨 반도체 소자의 소자격리방법에 관한 것이다.
종래 일반적으로 사용되어 오던 반도체 소자의 소자격리방법은 제1(가)도 내지 제1(마)도에 도시된 공정수순도에서 알 수 있듯이 먼저, 실리콘 기판(s) 상에제1 절연막(1)인 패드 산화막(pad oxidation)과 제1 질화막(2)를 순차적으로 증착하고, 소자격리영역의 패드 산화막(1)과 제1 질화막(2)을 식각하여 제1(가)도에 도시된 바와 같이 액티브 패턴을 형성한 후, 상기 액티브 패턴을 포함한 기판(s) 전면에 제2 질화막(3) 및 제2 절연막(4)을 연속 증착하여 제1(나)도와 같은 패턴을 형성한다.
이어서, 상기 제2 질화막(3)과 제2 절연막(4)을 에치백하여 제1(다)도에 도시된 바와 같이 측벽 스페이서(sidewall spacer)를 형성하고, 노출된 실리콘 기판(s)을 소정 두께 식각하여 제1(라)도와 같은 패턴을 형성한다.
그후, 제1(마)도에 도시된 바와 같이 상기 제2 절연막(4)을 제거하고, 필드 산화(field oxidation) 공정을 실시하여 소자격리영역에 격리막(5)을 형성함으로써 소자분리공정을 완료한다.
그러나 상기 공정을 통하여 반도체 소자를 제조할 경우에는 측벽 스페이서 형성시, 제2 질화막(3)을 먼저 증착하고 난 후 제2 절연막(4)을 증착하는 관계로 인하여 실리콘 기판(s)과 제2 질화막(3) 사이 경계면에서 스트레스에 의한 결함(defect)이 발생되는 단점이 야기될 뿐 아니라 드러난 실리콘 기판의 측벽 노출로 인해 격리막의 버즈 비크(bird's beak)가 증가되는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 해결하기 위하여 이루어진 것으로, 기판 스트레스를 제거함과 동시에 버즈 비크를 효과적으로 감소시킬 수 있는 반도체 소자의 소자격리방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자격리방법은 액티브영역과 소자격리영역이 정의된 반도체 기판 상의 액티브영역에 제1 절연막과 제2 절연막 적층 구조의 액티브 패턴을 형성한 후 소자격리영역의 기판을 소정 두께로 제1 식각하는 공정과; 상기 액티브 패턴 및 기판 상에 제3 절연막과 제4 절연막을 순차적으로 증착하는 공정과; 상기 제3 절연막과 제4 절연막을 에치백하여 측벽 스페이서를 형성하는 공정과; 소자격리영역의 기판을 소정 두께로 제2 식각하는 공정 및: 필드 산화하는 공정을 포함하여 형성되는 것을 특징으로 한다.
상기 공정 결과, 반도체 장치의 신뢰성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 실리콘 기판과 질화막의 접촉을 제거하여 계면 스트레스를 제거함과 동시에 2회의 실리콘 기판 식각 공정을 통하여 버즈비크를 감소시키도록 하는데 주안점을 둔 것으로, 이를 제2(가)도 내지 제2(마)도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 반도체 기판인 실리콘 기판(s) 상에 제1 절연막(100)인 패드 산화막(pad oxidation)과 제2 절연막(102)인 질화막을 순차적으로 증착한 후, 소자격리영역의 패드 산화막과 질화막을 식각하여 액티브 패턴을 형성하고, 상기 액티브 패턴을 마스크로 표면이 노출된 소자격리영역의 실리콘 기판(s)을 소정 두께 식각하여 제2 (가)도에 도시된 바와 같은 패턴을 형성한다. 이때, 상기 액티브 패턴은 종래에 비해 그 사이즈(size)가 다소 크도록 형성한다.
그후, 제2(나)도에 도시된 바와 같이 상기 액티브 패턴과 식각된 실리콘 기판(s) 상에 제3 절연막(103)인 산화막을 증착하고, 상기 제3 절연막(103) 상에 제4 절연막(104)인 질화막을 증착한다.
이어서, 제2(다)도에 도시된 바와 같이 상기 제4 절연막(104)과 제3 절연막(103)을 에치백(etch-back)하여 상기 액티브 패턴 측면에 측벽 스페이서를 형성하고, 이를 마스크로 표면이 노출된 소자격리영역의 실리콘 기판을 다시 소정 두께 식각처리하여 제2(라)도에 도시된 형태의 패턴을 형성한다.
이후, 제2(마)도에 도시된 바와 같이 필드 산화를 실시하여 소자 격리영역에 격리막(105)을 성장시킨 뒤, 제4 절연막(104)을 제거함으로써 본 공정을 완료한다.
그 결과, 상기 격리막(105)의 두께를 증가시키면서도 액티브영역으로 침투해 들어가는 버즈 비크를 감소시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 실리콘 기판과 질화막의 집적적인 접촉을 제거함으로써 기판에 야기되던 스트레스를 제거할 수 있을 뿐 아니라 2회의 실리콘 식각 공정으로 인해 격리막의 두께를 증가시키면서도 버즈 비크를 효과적으로 감소시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
제1(가)도 내지 제1(마)도는 종래 기술에 따른 반도체 소자의 소자격리 방법을 도시한 공정수순도,
제2(가)도 내지 제2(마)도는 본 발명에 따른 반도체 소자의 소자격리 방법을 도시한 공정수순도.
***** 도면의 주요부분에 대한 부호의 설명 ******
100; 제1 절연막 102; 제2 절연막
103; 제3 절연막 104; 제4 절연막
105; 격리막

Claims (1)

  1. 액티브영역과 소자격리영역이 정의된 반도체 기판 상의 액티브영역에 제1 절연막과 제2 절연막 적층 구조의 액티브 패턴을 형성한 후 그 소자격리영역의 기판을 소정 두께로 제1 식각하는 공정과; 상기 액티브 패턴 및 기판 상에 제3 절연막과 제4 절연막을 순차적으로 증착하는 공정과: 상기 제3 절연막과 제 4 절연막을 에치백하여 측벽 스페이서를 형성하는 공정과; 상기 소자격리영역의 기판을 소정 두께로 제2 식각하는 공정 및; 필드 산화하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
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